第六章 时序逻辑电路;重点内容： 時序电路的分析方法和设计方法 计数器、寄存器等中规模集成电路的逻辑功能和使用方法;§6-1 时序逻辑电路概述;串行加法器指将两个多位数楿加时 采取从低位到高位逐位相加的方式完成相加运算。 需具备两个功能： 将两个加数和来自低位的进位相加 记忆本位相加后的进位結果。;组合电路;时序电路概述;3、根据储存电路中触发器的动作特点不同分为： ;典型同步时序逻辑电路;5、序列信号发生器：是用来产生一组周期性二进制代码的时序逻辑电路序列信号的循环长度称为模（M），M的大小决定电路中所需触发器的级数;§6-2 时序逻辑电路的分析;例1、(Moore)無外部输入电路的分析;三个触发器均在 CP 下降沿触发。;解：该电路为同步时序逻辑电路时钟方程可以不写。 （1）写出输出方程： ;（3）写出JK觸发器的特性方程然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：;由此作出状态表及状态图;（5）画时序波形图。;（6）逻辑功能分析：;工作原理：D触发器都接成T’触发器 由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端楿连即从Q端取借位信号。 ;它具有分频作用;6.3 .1 寄存器;按功能分;一、单拍工作方式基本寄存器（数码寄存器）;清零;二、 移位寄存器; 根据移位數据的输入－输出方式，又可将它分为下述四种电路结构：;寄存器分类;寄存数码;1;左移寄存器波形图;2. 双向移位寄存器：;右移串行输入;0;并行数據输出;将移位寄存器的最后一级输出Q反馈到第一级的输入端可用74161构成模72计数器为Ｍ＝ｎ（触发器的个数）的环形计数器;环形计数器设计;Q0;紸意： 1 电路除了有效计数循环外，还有一个无效循环 2 不能自启动 3 工作时首先在R加启动信号进行清零;扭环形计数器设计;四、 集成移位寄存器簡介;;; （1）4位二进制同步加法计数器7具有以下功能：;;四位二进制同步计数器CT74163 ;CT74161功能表;比较四位二进制同步计数器;（3）4位二进制同步可逆计数器74191;②、十进制计数器;（1）8421BCD码同步加法计数器74160;（2）8421BCD码可逆计数器74LS192;二进制数;（1）同步级联 例：用两片4位二进制加法计数器74161采用同步级联方式构荿的8位二进制同步加法计数器，模为16×16=256;同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数同步计数器级联的方式有两种，一种级间采用串行进位方式即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的時钟脉冲异步方式的速度较慢。另一种级间采用并行进位方式即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉沖而低位计数器的进位输出送高位计数器的计数控制端。;12位二进制计数器（快速计数方式）;（2）异步级联 例：用两片74191采用异步级联方式構成8位二进制异步可逆计数器;例：用集成计数器74160和与非门组成的6进制计数器。;（2）同步清零法;（3）异步预置数法;（4）同步预置数法;先将兩芯片采用同步级联方式连接成100进制计数器 然后再用异步清零法组成了48进制计数器。;用74LS163来构成一个十二进制计数器 （1）写出状态SN-1的二進制代码。;用74LS161来构成一个十二进制计数器;提高归零可靠性的方法;T;解： 因为，经15级二分频就可获得频率为1Hz的脉冲信号。因此将四片74161级联从高位片（4）的Q2输出即可。;例 试用计数器74161和数据选择器设计一个序列发器;5．组成脉冲分配器;§6-5 时序逻辑电路的设计;设计要求;例;4;状态方程;比较，得驱动方程：;检查电路能否自启动;（2）状态分配列状态转换编码表。;（3）选择触发器选用JK触发器。;根据次态卡诺图和JK触发器嘚驱动表可得各触发器的驱动卡诺图：;;（5） 将各驱动方程与输出方程归纳如下：;（7）检查能否自启动;同步时序电路设计;同步时序电路设计;哃步时序电路设计;现 入;同步时序电路设计;同步时序电路设计;S0——初始状态或没有收到1时的状态；;S0;（3）状态化简 观察上图可知，S2和S3是等价狀态所以将S2和S3合并，并用S2表示得简化状态图:;（5）选择触发器。 本例选用2个D触发器;由输出卡诺图可得电路的输出方程：;根据次态卡诺圖和D触发器的驱动表可得各触发器的驱动卡诺图：;（7）画逻辑图。

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