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做FPGA工程师的人，工资一般能拿到多少？我对自己所学习的东西的前途很是怀疑
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FPGA前景如何？薪资如何？小弟很喜欢硬件电路，有对FPGA工程师很向往，我想以后也可以和他们一样，
但是我所忧虑的是：不知道学好FPGA有没有前途，亦或者能给社会创造多大的价值？
于是我网上查了一下FPGA工程师招聘的信息，和java程序员招聘的信息，
可是我发现，在成都，做FPGA开发的工作的工资上万的并不多，
而做java，c++，c#的工作的工资却普遍强于FPGA,
说实话，我有单片机/ARM的基础，现在学习FPGA起来还是很不容易，
我对FPGA这个行业没有什么了解，我只知道要学习我所喜欢知识，仅此而已，
希望有工作了的师哥师姐给我指点一二，大家来说说，让我们这些还没有入行的人心里有个底~~~
自己给自己顶一个~~~~
加油↖(^ω^)↗
我是大二的学生，也有单片机基础。不知和你的是不是一个性质。就是省赛国赛拿过几次奖的那种。我觉得这根本就算不上什么单片机基础。只是简单地会用了一点而已。我学FPGA半年了，过了VGA的那个实验以后，觉得都没有多少困难。当然我只看了建模篇。至于工作这种事还早着呢。相信自己现在能做的就是在工作前多用知识塞满自己就好了。我也查过FPGA工程师的薪资，华为就有1W+，那就去华为就好了呀。行行出状元的，工资高低是由自己的水准决定的。不用太在意啦。
我是大二的学生，也有单片机基础。不知和你的是不是一个性质。就是省赛国赛拿过几次奖的那种。我觉得这根本 ...
嗯嗯，看来我们还是有同感的，不应该带着个人的情绪去评判某一种技术，至于工资，往往是取决于技术的高低和市场的需求，
我是工作的几年的人了，什么做好了都有钱途，前提是要做好做精
工作四年 告诉你fpga作深入的& &其实比做嵌入式软硬件的高&&会在15K以上
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硕士及以上
5年以上经验
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职位描述：
岗位职责：1、固件开发和设计，实现数据采集控制、数据传输、串行数据通信、错误处理、自我诊断、自我测试、数据重新打包、JTAG接口、和基本的DSP等功能。2、使用Verilog或VHDL进行RTL设计，使用Xilinx ISE模拟仿真3、编写FPGA设计功能规范书和验证测试规范书 4、支持线路板卡的上电、调试、优化、设计验证测试等5、对生产提供技术支持任职资格：1、电子、电气、自动化等相关专业的硕士及以上学历2、五年以上FPGA设计开发经验，包括VHDL或Verilog编程、仿真、合成、时序测试和FPGA电路设计的验证3、具有利用设计需求书或其它规范书进行独立架构开发设计的能力4、有使用和维护传统和第三方IP模块的能力5、熟悉 Xilinx FPGA、Synplicity XST、Xilinx ISE、ModelSim、实验室测试设备、源代码版本控制工具6、具有用FPGA实现的内存控制器、千兆以太网收发器、定点和浮点操作、及各种SPI、I2C、以太网、XAUI和JTAG的协议和标准接口的丰富经验7、精通电子设计、FPGA编程和其他相关领域的技术英语8、具有数字信号处理和数据通信的理论知识9、拥有Verilog、MATLAB、Perl、XST、system C、system Verilog、模数转换性能分析的知识是一个优势10、有医疗产品开发经验者优先11、具有优秀的沟通能力和协作能力，既能与团队合作也能独立工作
其他信息：
汇报对象：技术总监
下属人数：0人
所属行业：
医疗设备/器械
所属部门：技术部
企业性质：私营·民营企业
企业规模：1-49人
专业要求：不限
薪酬福利：
职位年薪：16-20万
薪资构成：基本薪资
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社保福利：国家标准
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公司主要从事高端医学影像设备核心部件的研发、生产和销售，以及提供同类相关产品的技术和市场服务。公司在医疗影像技术和市场营销方面有着强有力的人才配备。团队成员均在全球顶尖的医疗器械企业工作过多年，公司目前开发的产品在国内仍属空白，涉及多项国际前沿技术，有着巨大的市场发展空间和竞争优势，并且得到了中国政府的大力支持。
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10年FPGA开发经验工程师的肺腑之言
11:53:28　　
25969&查看
& && &从大学时代第一次接触FPGA至今已有10多年的时间。至今记得当初第一次在EDA实验平台上完成数字秒表，抢答器，密码锁等实验时，那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续也用过Quartus II，Foundation，ISE，Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体会到verilog的妙用，原来一小段语言就能完成复杂的原理图设计，而且语言的移植性可操作性比原理图设计强很多。
　　在学习一门技术之前我们往往从它的编程语言入手，比如学习单片机时，我们往往从汇编或者C语言入门。所以不少开始接触FPGA的开发人员，往往是从VHDL或者Verilog开始入手学习的。但我个人认为，若能先结合《数字电路基础》系统学习各种74系列逻辑电路，深刻理解逻辑功能，对于学习HDL语言大有裨益，往往会起到事半功倍的效果。
　　当然，任何编程语言的学习都不是一朝一夕的事，经验技巧的积累都是在点滴中完成，FPGA设计也无例外。下面就以我的切身体会，谈谈FPGA设计的经验技巧。
　　1)看代码，建模型
　　只有在脑海中建立了一个个逻辑模型，理解FPGA内部逻辑结构实现的基础，才能明白为什么写Verilog和写C整体思路是不一样的，才能理解顺序执行语言和并行执行语言的设计方法上的差异。在看到一段简单程序的时候应该想到是什么样的功能电路。
　　例如：
　　上面这段代码实现的功能就是一个带使能端的2选1数据选择器，如下图所示。
　　再例如：
上面这段always实现的是带同步清零端的串并转换移位寄存器，位宽为width，下图为8位电路模型
　　当你具备了一定的识代码能力之后，你会发现原来Verilog不是那么的枯燥，只不过是一个个电路模型的拼搭而已。
　　2)组合逻辑中的if...else...与case
　　对于多输入端的组合逻辑来说，如果不需要考虑优先级应该尽量采用case语句来描述，这样综合出来的电路并行度要大一些，如果采用if...else...结构，综合出来的电路都是串行的，增大了信号时延路径。降低寄存器间组合路径的延迟是提高系统工作频率的主要手段，因此在完成相同功能的前提下应该尽量使用并行结构逻辑。
　　可以看出，并行模式比串行模式少了一级延时路径，随着输入端的增多，串行逻辑将比并行逻辑产生更多的延时路径。
　　3)用数学思维来简化设计逻辑
　　学习FPGA不仅逻辑思维很重要，好的数学思维也能让你的设计化繁为简，所以啊，那些看见高数就头疼的童鞋需要重视一下这门课哦。举个简单的例子，比如有两个32bit的数据X[31:0]与Y[31:0]相乘。当然，无论Altera还是Xilinx都有现成的乘法器IP核可以调用，这也是最简单的方法，但是两个32bit的乘法器将耗费大量的资源。那么有没有节省资源，又不太复杂的方式来实现呢?我们可以稍做修改：
　　将X[31:0]拆成两部分X1[15:0]和X2[15:0]，令X1[15:0]=X[31:16]，X2[15:0]=X[15:0]，则X1左移16位后与X2相加可以得到X;同样将Y[31:0]拆成两部分Y1[15:0]和Y2[15:0]，令Y1[15:0]=Y[31:16]，Y2[15:0]=Y[15:0]，则Y1左移16位后与Y2相加可以得到Y;则X与Y的相乘可以转化为X1和X2分别与Y1和Y2相乘，这样一个32bit*32bit的乘法运算转换成了四个16bit*16bit的乘法运算和三个32bit的加法运算。转换后的占用资源将会减少很多，有兴趣的童鞋，不妨综合一下看看，看看两者差多少。
　　4)时钟与触发器的关系
　　“时钟是时序电路的控制者”这句话太经典了，可以说是FPGA设计的圣言。FPGA的设计主要是以时序电路为主，因为组合逻辑电路再怎么复杂也变不出太多花样，理解起来也不没太多困难。但是时序电路就不同了，它的所有动作都是在时钟一拍一拍的节奏下转变触发，可以说时钟就是整个电路的控制者，控制不好，电路功能就会混乱。打个比方，时钟就相当于人体的心脏，它每一次的跳动就是触发一个CLK，向身体的各个器官供血，维持着机体的正常运作，每一个器官体统正常工作少不了组织细胞的构成，那么触发器就可以比作基本单元组织细胞。时序逻辑电路的时钟是控制时序逻辑电路状态转换的“发动机”，没有它时序逻辑电路就不能正常工作，因为时序逻辑电路主要是利用触发器存储电路的状态，而触发器状态变换需要时钟的上升或下降沿!由此可见时钟在时序电路中的核心作用!
5)关于IP核和乒乓操作的那点事
　　经验告诉我，能使用开发工具自带的IP核，就千万别去自己开发。往往自己开发已有的IP核是吃力不讨好。我曾经做过一个eMMC控制器烧写外部eMMC芯片的案子。
　　数据由上位机通过USB传给MCU，然后通过数据总线发到FPGA,在FPGA内部形成烧写eMMC芯片的时序，烧写外部芯片。框图如下：
　　最初的算法是通过数据总线发一个字节，再向芯片打一个字节，一个页的512字节的CRC16需要事先用软件计算好，但是这种方式烧写速度太慢。后来我想到一种方案，先把512个字节传到FPGA内部存储起来，并且在FPGA内部计算好16个字节的CRC，然后用高速系统时钟一次性把整页528个字节传给芯片，这种方式烧写速度能提高很多。一开始我想自己设计一个带CRC计算的RAM或者FIFO来存储528个字节的数据，可是无论怎么设计数据传输总是有问题，由于是一个人做，也没人指导，只得放弃这种方案，改用其他。因为我用的Xilinx器件有现成的FIFO核可以调用，于是我就把CRC16的计算和存储512字节数据分开设计，在最后输出到芯片端再选通。因为烧写eMMC一个页，需要有一定的等待POLLING时间，所以我想到了用两组FIFO，乒乓操作，A通道数据发送到芯片并且等待应答的时候，MCU端向B通道发送数据存储，B通道数据发送到芯片并且等待应答的时候，MCU端再向A通道发送数据存储，这样最大化的加速了烧写速度，当然最后的设计结果我也是相当满意的。
　　我想通过此例告诉大家的是，尽量用系统的IP核吧，省事又省心，因为这些都是前辈专家们设计出的经典。还有就是利用一些设计技巧，比如乒乓操作，流水线操作可以让你的设计性能优化不少。
　　最后简单说一下体会吧，归结起来就多实践、多思考、多问。实践出真知，看100遍别人的方案不如自己去实践一下。实践的动力一方面来自兴趣，一方面来自压力，我个人觉得后者更重要。有需求会容易形成压力，也就是说最好能在实际的项目开发中锻炼，而不是为了学习而学习。在实践的过程中要多思考，多想想问题出现的原因，问题解决后要多问几个为什么，这也是经验积累的过程，如果有写项目日志的习惯更好，把问题及原因、解决的办法都写进去。最后还要多问，遇到问题思索后还得不到解决就要问了，毕竟个人的力量是有限的，问同学同事，问搜索引擎，问网友，都可以，一篇文章、朋友们的点拨都可能帮助自己快速解决问题。
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现在大三正在学FPGA，不过老师只让仿真不让烧录运行。。。打算过段时间淘宝入手快FPGA开发板
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不错不错。谢谢。
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先收藏，以后再细看
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写的非常的有用，非常感谢，有项目之后要写项目日志！
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