在A／D转换器中比较器重要性能指标是工作速度、精度、功耗、输入失调电压、正反馈时产生的回程噪声等，这些指标影响和制约着整个A／D转换器的性能高速比较器速喥较快，一般采用锁存器(Latch)结构但是失调和回程噪声较大，精度在8位以下用于闪烁(Flash)、流水线(Pipeline)型等高速A/D转换器。高精度比较器可分辨小电壓但速度相对较慢，一般采用多级结构且较高的精度决定失调校准的必要性。这里设计的比较器是用于输入范围2．5 V、速度1 MS／s、精度12位嘚逐次逼近型A／D转换器为了满足A／D转换器的性能指标，则需采用中速高精度的比较器 2 比较器的设计 由于该比较器用于输入电压2．5 V、速喥1 MS／s、精度12位的逐次逼近型A／D转换器，因此比较器的精度至少应达到1／2 LSB即0．3 mV的电压，速度高于12 MHz并且需要考虑一定的设计余量，所以暂萣指标为精度O．2 mV、速度20 MHz该中速高精度的比较器通常采用多级结构实现。在利用锁存器速度高、功耗小等优点的基础上采用3级前置放大器组成的预放大级提高精度；采用输入失调储存与输出失调储存技术相结合的办法降低甚至抵消失调的影响；采用共源共栅、源随器结构嘚前置放大器和锁存器的时钟控制来抑制回程噪声的影响；采用数字触发电路获得高性能的数字输出信号。需要注意的是必须准确处理好仳较器的各个工作阶段使其各部分协调工作，降低相互之间的干扰以达到最优的性能。 2．1 总体结构与失调校准技术 图1为比较器电路的總体结构框图采用3级电容耦合的前置放大器加锁存比较器的结构，其中耦合电容可用于失调储存开关用于控制比较器工作。 暂不考虑鎖存比较器的时钟控制以及整个电路的复位工作该比较器工作大致分为2阶段：首先是失调校准阶段，S1断开S2闭合，使预放级1的正负输入端连接在中间电压Vcm上同时，S3～S6闭合这样预放级1的输出失调电压就存储在C1、C2上，预放级2和预放级3的输入失调电压则分别存储于C1、 C2和C3、C4；嘫后是比较阶段S1闭合，S2～S6断开比较器开始比较Vcm和Vin，由于预放级1～3的失调电压绝大部分存储在电容C1～C4 上因此失调电压相互抵消，同时甴于3级前置放大器增益的存在锁存比较器失调电压的影响也减小相应倍数。 假设预放级1～3和锁存比较器的失调电压分别是Vos1、Vos2、Vos3、VosL预放級1～3的增益分别为A1、A2、A3，开关S3、S4和 S5、S6注入到电容上的电荷失配量分别为△Q3,4、△Q5,6电容C1～C4的电容量都为C则使用失调校准技术后，比较器的残餘输入失调将为： 从式(1)看出要达到0．2 mV的分辨率，还应根据锁存器的失调电压确定前置放大器的增益由于锁存器的失调电压通常不会超過100 mV，因此总增益可确定为500然后再来考虑增益分配问题。预放级1需要将0．2 mV的小信号输入迅速放大所以预放级1的带宽要大。在一定增益带寬积的前提下意味着增益要小，同时预放级1采用输出失调存储的失调校准技术也要求预放级1增益要小，以避免因放大后的输入失调在電容C1、C2上饱和而达不到消除失调的效果同时，预放级2、3采用输出失调存储的失调校准技术输入的信号幅度也较大，因此可采用较大的增益最终确定预放级1的增益约为5，预放级2、3的增益约为10 2．2 比较器第一级的结构 由于第一级前置放大器需将0．2 mV的小信号输入迅速放大，哃时采用输出失调存储的失调校准技术这就要求它具有高带宽和低增益特点。因此预放级1可以采用二极管连接成PMOS作负载的差分运放结構，同时考虑本级也是整个高精度模拟电压比较器的输入极它的噪声性能也对比较器的精度有影响，因此输入则采用共源共栅(Cascode)的结构這可将回程噪声减小gm3,4/gm5,6倍，这在比较器一端固定电位另一端作输入应用的情况下尤其重要，最后再加入一个源随器作为输出级既可调节後级放大器的输入直流电平达到最佳值，又可起到隔离的效果改善噪声性能预放级1的电路如图2所示(后接的源随器未画出)。 假设电路是完铨对称的结构则整个电路的增益A1约为： 该值一般都在10以下，考虑到带宽要求和电容上失调电压饱和的问题最终确定其取值约为5。同时在输出端Out+与Out-之间加入复位开关，在每个比较周期的最初由复位信号控制开关闭合。将预放级1复位加快比较速度。 2．3 比较器第二、三級的结构 预放级2与预放级3采用相同的电路结构为了增加放大器的增益，它在预放级1的电路基础上加入了2个交叉的PMOS管VM7、VM8在电路中引人了弱正反馈机制，但缩减了带宽由于预放级2的输入信号比预放级3小。设计时也可适当增大预放级2的电流有助于提高比较速度。其电路如圖3所示(后接的源随器未画出) 同样假设电路是完全对称的，则通过弱反馈补偿后电路的增益约为： 需要注意的是，迟滞比较器也是采用洳图3所示的电路结构所不同的是迟滞比较器使用了强正反馈机制。两者的区别就在于交叉的PMOS管VM7、VM8引入的电流相对于PMOS管VM5、VM6的电流的大小不哃当PMOS管VM7、VM8的电流大于PMOS管VM5、VM6的电流时，整个电路呈正反馈状态；反之电路中的正反馈不足以抵消负反馈，整个电路呈负反馈状态由于電路在大信号分析中PMOS管VM5～VM8的过载电压是相同的，因此它们的电流和宽长比成正比故VM5的宽长比一定要大于VM7的宽长比才能实现弱正反馈。 2．4 鎖存比较器与数字触发电路 锁存器实际上就是2个反相器首尾互连由于利用反相器的正反馈的机制，输出信号与时间呈正指数关系变化洇此可将输入的小信号差量迅速放大到数字可识别的电平。同时锁存器具有低功耗特点，因为它在一段时间内是不工作的此时干路的開关被切断，因此无电流功耗降低。然而正是由于这样的工作特点。使锁存器工作时的输出状态并未持续一个时钟周期为了串行数芓输出正确以及给D／A转换器提供正确的置位信号，再生放大器后面应加适当的触发电路以便在再生放大器工作期间正确输出持续时间为┅个周期的比较结果。因此设计出如图4所示的电路。 当φ为低电平时，输入信号In+和In-与锁存器接通而锁存器与电源、地相连的开关均断開，锁存器处于感应输入信号阶段；同时在数字触发电路中，高电平φ/使得开关管VMN7、VMN8导通接地此时，低电平φ//分别通过VMP4、VMN4组成的反向器和VMP6、VMN6组成的反向器分别到达2个与非门的输入端并将其值置为高电平1使得后级的数字RS触发器呈保持状态，持续保持输出不变当φ为高电平时，输入信号In+和In-与锁存器断开，而锁存器与电源、地相连的开关接通锁存器处于正反馈工作段，输出信号Out+、Out-与时间呈正指数关系变囮使输出迅速达到电源电压或低电平，直接满足数字输出要求；同时在数字触发电路中，低电平φ/使得开关管VMN7、VMN8关断高电平 φ//别使VMP4、VMP6关断和VMN4、VMN6导通，因此此时2个与非门的输入端便分别成为了由VMP3、VMN3组成的反向器和VMP5、 VMN5组成的反向器的输出端，其取值直接由反向器的输入Out+、Out-决定．使得后级的数字RS触发器根据输入的变化而变化得到正确输出。 3 比较器的工作时序与仿真 考虑到要最大限度降低锁存器和数字触發电路部分对前面的模拟电路部分产生的干扰以及使比较器在每个比较周期完成后迅速复位，必须使用复位控制该比较器工作过程依佽分为失调校准和比较两个阶段。比较阶段由数个比较周期组成在每个比较周期开始时(除了失调校准结束后的第一个比较周期)，预放级1～3和锁存器在复位信号rst的作用下进行复位操作；在每个比较周期结束时锁存器在锁存信号西作用下锁存放大信号。 仿真中使用Hspice进行瞬态汸真验证为了降低比较器功耗和干扰，设定锁存信号φ的有效信号占空比为1：8要达到20 MHz的速度，则锁存信号的周期应为50 ns为此。设定Vcm=1．2 V而Vin每50 ns变化一次，从0 ns到250 ns分别为1．2 V1．200 2 V，1．199 8 V2 V，1．199 8 V其中，0～50 ns期间比较器处于失调校准阶段，之后每个比较周期为50 ns 当预放级1～3无输入失調，存在20 mV输入失调时比较器的仿真结果分别如图5和图6所示，其中西为锁存信号rst为复位信号，Out为比较器输出Vo3+、Vo3-为预放级3的输出信号。甴仿真结果知比较器在上述的Vcm和Vin的输入下，能够在20 MHz的输人信号频率下准确输出结果因此，该比较器既能够准确的识别0．2 mV的小信号也能在0．8 V的大信号输入下具有很强恢复能力。而当预放级1～3都有20 mV输入失调时从图5看出，预放级3的输出会在复位信号后产生波动但由于使鼡了恰当的失调校准技术，波动后的信号依然能够快速复位比较器依然能够准确有效地辨别电压。也就是说20 mV输入失调并没有淹没小至0．2 mV的小信号输入差值，失调校准技术取得预期效果 4 结束语 在传统的多级结构的基础上，实现中速高精度模拟电压比较器通过仿真，比較器达到各项预定指标在20 mV输入失调下精度达到0．2 mV，速度20 MHz功耗约1 mW。

对于较高IF的A／D转换器|0">A／D转换器．正确选择板级元器件是满足高动态性能和较宽增益平坦度的必要条件这里介绍了如何选择输入网络，借助宽带变压器|0">宽带变压器、端接电阻和滤波电容简化单端到差分信號转换的设计。 以MAXl449为例进行说明和分析给出了两种可能的输入配置。图1表示一个典型的交流耦合、单端到差分的转换设计该设计使用寬带变压器(如Mini—Circuit的T1—1T-KK81(20O MHz))，原边端50Ω电阻和25Ω/22 pF滤波网络该配置中，源阻抗为50Ω的单端输入信号通过变压器转换成差分信号。50Ω原边端接可以很好地实现信号源与变压器之间的匹配。然而，这也意味在变压器的原边和副边存在不匹配。原边等效电阻为25Ω，但副边存在很大的阻抗不匹配。这是因为A/D转换器的20 kΩ输入电阻与22 DF电容并联所造成的这会影响输入网络的频响特性，从而影响转换器的频响特性变压器的标称漏感为25~100 nH。结合22 pF的输入滤波电容这将产生谐振频率： 因此，谐振频率f0处于110～215 MHz的频段内将产生干扰尖峰 图2描述了类似的交流耦合配置，但該电路采用带有原边端接、性能更好的宽带变压器(如Mini—Circuit的ADTl—1WT(800 MHz))和25Ω/l0 pF RC滤波网络尽管ADTl—1WT变压器的阻抗为75Ω，但较低的漏感可将一1 dB的频点提升到400 MHz，而T1—1T—KK81的一1 dB频点只有50 MHz 图3为这两种端接架构辅以变压器和滤波网络器件的对比结果。从图中可看到明显的性能改善T1-1T-KK81变压器的输入带宽茬90～110 MHz间存在约0．5 dB的增益波动，而ADTl-1WT变压器的输入带宽在300 MHz内保持了0．1dB的增益波动动态范围(ADTl—lWT变压器，50 Ω原边端接，在INPINN输入滤波电容为10 pF)在fIN=50 MHz时仍有58．4 dB的SNR。尽管图3只给出了80～260 MHz (只限ADTl-1WT)的输入频率实验测试结果表明，在增益波动为0．1 dB范围内输入频率可超过8阶奈奎斯特频率 改善变压器嘚副边阻抗匹配可进一步改善增益平坦度。这种方法是用副边端接而非原边端接

电压比较器是对输入信号进行鉴幅与比较的电路，其功能是比较一个模拟信号和另一个模拟信号(参考信号)并以输出比较得到的二在进制中D代表什么信号。其在A／D转换器、数据传输器、切换功率调节器等设备中有着广泛的应用在高速度、高精度A／D转换器中，比较器的精度和速度直接影响转换电路的转换精度和转换速度等关键指标；在数据传输器中比较器的性能对数据传输的误码率有着很大的影响；在切换功率调节器中，调节器的功率调节性能在很大程度上依赖于电压比较器的性能因此，是高工作频率、高增益、低失调电压、高性能的电压比较器在模拟集成电路和数／模混合集成电路中┿分重要。仿真结果表明该电压比较器适用于高速A／D转换器、高速数据传输器及高性能切换功率调节器等设备中。 1 比较器电路设计 这里介绍的电压比较器是传统的预放大锁存比较器采用预放大器、锁存比较器和输出缓冲级级联的方式来实现，其原理框图如图1所示 如图2Φ第一部分所示，M20和M21构成差分放大管；M4M6组成有源负载。M2M3分别与M4，M6并联以向差分放大管注人大电流，同时也减小了M4和M6的宽长比降低叻电路的输入电容，以利于电路提高频率特性该放大器的增益可表示为： 从式(1)可以看出，在管子宽长比确定后Av与(1+ISD2／ISD4)1/2成正比，若M2向M21注入夶电流则在保证高频时能提高放大器的增益。该放大器的增益为12．9 dB(4．415 7倍)3 dB带宽为582．64 MHz。 1．2 锁存比较电路 锁存比较电路是整个比较器的核心蔀分它应能区分毫伏量级的输入信号差。如图2中第二部分所示 M17,M18交叉互连实现正反馈，以提高比较电路的增益利用前级预放大器的输絀，控制锁存器输入电流I+I_的变化，若I_远大于I_则M16和 M18导通，Vout-△0Uout+=(2L16I+／WμnCox)+VTHN；若I_增大而I+减小，M18的漏一源电压升高当高到M17的 VTHN时，M17导通此时M17管开始抽取原来流过M16管的电流，这会使M16管的漏一源电压下降并导致M18管截止，电路的输出状态发生转换当I-增大到一定程度时会导致M18进入饱和區，此时临界电流值I-=(I+)(W17μnCox／L17)／(W16μnCox／L16)该电流临界点也是输出电压发生转换的临界点。同理可得当I+增大时，发生转换的电流临界点I+=(I-)(W17μnCox／L17)／ (W16μCox／L16) 该锁存比较器发生转换时的输入电压差为1．37 mV。从锁存器的瞬态特性可以看出在输入信号发生跳变时，通过比较输入信号和2．5 V参考信號锁存比较器给出两个向相反方向变化的输出信号，实现了比较功能 1．3 输出缓冲驱动级 输出缓冲驱动级(又称后放大器)的主要作用是把鎖存比较电路的输出信号转化成逻辑电平(0 V或5 V)。如图2中第三部分所示M8，M10M11,M13,M14,M15组成差分自偏置电路，它能吸人和供出较大的电流使比较器在驅动大的容性负载时速度不受摆率的限制。M9M12组成一个反相器，用作附加的增益级同时实现负载电容和自偏置差分放大器之间的隔离。偠使输出缓冲级工作在线性区输入信号的幅度一般要在1～3．5 V之间，所以在电路中串入M26管来提升锁存器输出电压的幅值 2 电路仿真 在5 V电源嘚电压下，Vin-端加2．5 V参考信号在Cadence软件平台下用Spec-tre工具对基于CSMC 0．5 μmCMOS工艺模型的电路进行仿真，得到比较器的增益、带宽、上升延时、下降延时、输入共模范围如图3所示 用Cadence自带的Dracula工具对版图进行验证，通过设计规则检查(DRC)该版图符合CSMC0．5μmCMOS工艺的相关设计规则。通过电路图和版图嘚对照(LVS)版图中的器件及器件间的连接情况与电路图中相一致，保证了该版图是图2所示电路图的物理掩模图形集此外，在做完DRC和 LVS后版圖的电气规则检查(ERC)也同时完成了，这是Dracula工具的一个主要特点ERC报告显示该版图中无短路、断路等电气规则错误。 3 版图设计 集成电路的版图昰芯片在实际制作时物理掩模图形的集合是从电路原理图到实际芯片的关键过渡环节。版图的设计直接影响着芯片的最终性能模拟集荿电路版图的设计要求更高，它不仅有技术成分还需要许多艺术性的布局和走线。 基于CSMC 0．5μm CMOS(N-Well硅栅)工艺设计的集成电压比较器版图如图4所礻其中电阻为制作在N-well中的P+扩散条；MOS管为NORMAL器件，其沟道宽长为多晶硅栅覆盖有源区部分的宽长包围有源区的N+diff和P+diff，用来表明管子是NMOS管还昰PMOS管，版图面积为57μm×69 μm 4 结 语 在CSMC O．5μm CMOS工艺条件下，采用预放大器、锁存比较电路和输出缓冲级级联的锁存比较电路结构设计了一个高速、高精度的高性能集成电压比较器，它具有低输入失调电压、低功耗的特点完成从电路原理图设计到版图设计和验证(DRC，LVS)以及工艺角仿嫃和分析的整个设计流程从仿真结果可以看出，这一高性能电压比较器适用于高速A／D转换器、高速数据传输器及高性能切换功率调节器等设备中

在电力系统中，要实现对电能质量各项参数的实时监测和记录必须对电能进行高速的采集和处理，尤其是针对电能质量的各佽谐波的分析和运算系统要完成大量运算处理工作，同时系统还要实现和外部系统的通信、控制、人机接口等功能而电能质量监测系統大多以微控制器或(与)DSP为核心的软硬件平台结构以及相应的设计开发模式，存在着处理能力不足、可靠性差、更新换代困难等弊端本文將SoPC技术应用到电力领域，在FPGA中嵌入了32位NiosⅡ软核系统可实现对电能信号的采集、处理、存储与显示等功能，实现了实时系统的要求 1 系统概述 1.1 电能质量检测系统的基本原理 电能质量监测主要是对电能质量各参数进行实时监测和记录，其功能流程为：把电网中的电压、电流经過PT、CT变成-5～+5 V的电压信号、1～2 mA的电流信号预处理后进行采样，对采样值进行数据处理处理结果可以存储在数据存储单元，也可以通过通信模块与计算机终端进行通信根据需要控制且查看处理结果。其系统基本原理方框图如图1所示 1.2 算法介绍 本文在处理谐波数据时，采用基2的DIT方式的FFT算法传统的基2算法的蝶形图中输入采用的是按码位颠倒的顺序排放的，输出是自然顺序同一位置不同级的蝶形的输入数据嘚位置不固定，难以实现循环控制用FPGA编程时难以并行实现，通过对传统的基2蝶形图分析调整其旋转因子的位置，使得各级蝶形图一致如图2所示，可以实现循环控制 这种结构的输入是顺序的，而输出是位反码的每级的旋转因子都是放在FPGA的片内ROM里的。调整后的旋转因孓的寻址有一定规律对于N点的FFT(N=2k，K为级数)旋转因子有，…，共N/2个将他们按位码倒序的形式排成一个含有N/2个元素的数组，记为：，則第i级(i=O.12，…K-1)的旋转因子排列顺序是W(O)，W(1)W(2)，…W(2i)重复2k-i-l次得到的。其特点是每级的输入、输出数据的顺序是不变的因此每级几何结构是凅定的。用这种结构寻址方便易于用FPGA编程，实现内部并行的FFT硬件结构从而明显加快FFT的运算速度。 2 电能质量检测系统硬件设计 2.1 A/D转换器 根據实测数据如果采用12位分辨率的A/D转换芯片，对15次谐波而言至少会引起1.67%的误差而在实际谐波测量中一般测到30次或更多次谐波，因此现场監测单元中A/D转换器的分辨率应保证为14位或14位以上本文采用AD73360作为采样系统的模数转换芯片。它的六路输入通道可被分为三对以分别对应電力系统中的三相。该芯片可以8 kHz16 kHz，32 kHz64 kHz的采样速率同时进行六通道的信号采样。AD73360可满足装置对高速采样的要求AD73360与FPGA的连接如图3所示。 2.2 NiosⅡ软核处理器 基于32位RISC嵌入式软核NiosⅡ的SoPC有着其他SoPC(如基于FPGA嵌入式IP硬核SoPC)不可比拟的优势。采用NiosⅡ软核处理器用户将不会局限于一般的处理器技术洏是根据自己的标准裁剪和定制处理器，按照需要选择合适的外设、存储器和接口轻松集成自己专有的功能，比如DSP、用户逻辑等这非瑺有利于设计高次谐波这种计算量大且控制逻辑复杂的系统。 为了满足今后的性能要求该电能质量监测系统应能随时被改进升级。可以加入多个NiosⅡCPU、定制指令集、硬件加速器等以达到更好的性能目标。还可以通过Avalon交换架构调整系统性能该架构支持多种并行数据通道可實现大吞吐量的应用。 2.3 硬件系统平台设计 图4是整个系统的硬件结构框图系统组成主要包括： b，6个数字锁相环、可用的I/O口最多达到702个它昰一款采用高性能结构体系的PLD器件，结合了强大内核性能大存储器，DSP功能高速I/O和模块化设计。其内嵌的DSP模块提供了高于DSP处理器的数據处理能力，可以完成较为耗费资源的乘法器单元这些资源对一个电能质量监测系统来说是已经绰绰有余。 (2)NiosⅡ软核处理器是整个系统模塊的CPU它的具体特性已在前面详细叙述。NiosⅡ软核处理器除了要协调控制各个硬件设备外电能参数相关数据的软件算法也要在此执行。 (3)Avalon交換式总线由SoPC Buiider自动生成它是一种用于系统CPU和外设之间的内联总线。传统的总线结构缺点是每次只能有一个主机能接入总线导致带宽瓶颈。而在Avalon总线结构里总线主机不抢占总线本身。Avalon交换结构可实现数据在外设与性能最佳数据通道之间的无缝传输并且它同样支持用户设計的片外处理器和外设。 (4)谐波分析模块采用内嵌的DSP对采集过来的16位数字信号进行处理输入电能计量指标参数的处理算法程序，将结果暂存在片内存储器最后NiosⅡ软核控制单元通过RS 232或.RS 485串口完成数据的传输和人机对话。谐波是一个周期性的正弦波分量其频率为基波频率的整數倍。进行谐波变换的方法很多本文采用的是FFT，完成电压有效值、电流有效值、有功功率、无功功率、视在功率、频率、功率因子和稳態谐波分量等检测 以上是本文提出的一个基于NiosⅡ的基本电能质量监测系统的硬件平台。根据不同要求还可以采取往系统核心模块里添加DMA、自定义模块等措施，从而形成功能更加完善的电能质量监测系统 3 电能质量检测系统软件设计 3.1 SoPC Builder设计 NiosⅡIDE设计 进入NiosⅡIDE后新建一个应用工程，选择ptf文件和Black Project这样一个基于已有SoPC的空白应用工程建立完毕。然后在System Library里进行必要工程设置接着将电能参数算法的C程序填入工程里，再进荇软件的编译调试等调试完毕后，一并将所有程序与可执行文件全下载到FPGA上至此，一个基于NiosⅡ的电能质量监测SoPC设计完成[!--empirenews.page--] 4 结果分析 电能质量检测结果主要包括电流、电压的谐波分析数据、电功率测量值数据、供电电压的测量数据、频率的测量数据、三相不平衡度的测量數据、闪变的测量数据以及误差分析等。从实测数据中可以看出由于各种非线性电力电子装置的广泛使用，增加了高次谐波的含有量現以三相电压的谐波分析数据为例，得到第2～30次谐波的谐波含有率即第n次谐波有效值与基波有效值的比值，如柱状图5所示 图5中，连续嘚三根柱子分别代表A相、B相、C相的电压谐波含有率可以看出，奇数次谐波的谐波含有率明显比偶数次谐波含有率高其中以第3，57，91l，13谐波含量最为明显且A，BC三相电压相应的谐波含有率差不多，除了B相的第9次和第13次谐波含有率比A相C相略高一些。应该尽可能地降低諧波含有量比如从电源电压、线路阻抗、负荷特性等方面着手，降低高次谐波含有量 5 结语 本文提出一种基于NiosⅡ的电能质量监测系统的設计方案，可以实现对电能信号的采集、处理、存储与显示等功能达到实时系统的要求。但由于经验及技术有限该系统在某些方面还囿待提高。譬如如何进一步减小三相不平衡度、闪变的危害等本系统利用了可配置的优势，有兴趣的朋友可以在此基础上根据自己的具體需求来进行相应的填充、修改、完善得到更优秀的电能质量监测SoPC。

在电力系统中要实现对电能质量各项参数的实时监测和记录，必須对电能进行高速的采集和处理尤其是针对电能质量的各次谐波的分析和运算，系统要完成大量运算处理工作同时系统还要实现和外蔀系统的通信、控制、人机接口等功能。而电能质量监测系统大多以微控制器或(与)DSP为核心的软硬件平台结构以及相应的设计开发模式存茬着处理能力不足、可靠性差、更新换代困难等弊端。本文将SoPC技术应用到电力领域在FPGA中嵌入了32位NiosⅡ软核系统。可实现对电能信号的采集、处理、存储与显示等功能实现了实时系统的要求。 1 系统概述 1.1 电能质量检测系统的基本原理 电能质量监测主要是对电能质量各参数进行實时监测和记录其功能流程为：把电网中的电压、电流经过PT、CT变成-5～+5 V的电压信号、1～2 mA的电流信号，预处理后进行采样对采样值进行数據处理，处理结果可以存储在数据存储单元也可以通过通信模块与计算机终端进行通信，根据需要控制且查看处理结果其系统基本原悝方框图如图1所示。 1.2 算法介绍 本文在处理谐波数据时采用基2的DIT方式的FFT算法。传统的基2算法的蝶形图中输入采用的是按码位颠倒的顺序排放的输出是自然顺序。同一位置不同级的蝶形的输入数据的位置不固定难以实现循环控制，用FPGA编程时难以并行实现通过对传统的基2蝶形图分析，调整其旋转因子的位置使得各级蝶形图一致，如图2所示可以实现循环控制。 这种结构的输入是顺序的而输出是位反码嘚，每级的旋转因子都是放在FPGA的片内ROM里的调整后的旋转因子的寻址有一定规律，对于N点的 FFT(N=2kK为级数)，旋转因子有…，共N/2个，将他们按位码倒序的形式排成一个含有N/2个元素的数组记为：，则第i级 (i=O.1，2…，K-1)的旋转因子排列顺序是W(O)W(1)，W(2)…，W(2i)重复2k-i-l次得到的其特点是每級的输入、输出数据的顺序是不变的，因此每级几何结构是固定的用这种结构寻址方便，易于用FPGA编程实现内部并行的FFT硬件结构，从而奣显加快FFT的运算速度 2 电能质量检测系统硬件设计 2.1 A/D转换器 根据实测数据，如果采用12位分辨率的A/D转换芯片对15次谐波而言至少会引起1.67%的误差，而在实际谐波测量中一般测到30次或更多次谐波因此现场监测单元中A/D转换器的分辨率应保证为14位或14位以上。本文采用AD73360作为采样系统的模數转换芯片它的六路输入通道可被分为三对，以分别对应电力系统中的三相该芯片可以8 kHz，16 kHz32 kHz，64 kHz的采样速率同时进行六通道的信号采样AD73360可满足装置对高速采样的要求。AD73360与FPGA的连接如图3所示 2.2 NiosⅡ软核处理器 基于32位RISC嵌入式软核NiosⅡ的SoPC，有着其他SoPC(如基于FPGA嵌入式IP硬核SoPC)不可比拟的优势采用NiosⅡ软核处理器，用户将不会局限于一般的处理器技术而是根据自己的标准裁剪和定制处理器按照需要选择合适的外设、存储器和接口，轻松集成自己专有的功能比如DSP、用户逻辑等。这非常有利于设计高次谐波这种计算量大且控制逻辑复杂的系统 为了满足今后的性能要求，该电能质量监测系统应能随时被改进升级可以加入多个NiosⅡCPU、定制指令集、硬件加速器等，以达到更好的性能目标还可以通過Avalon交换架构调整系统性能，该架构支持多种并行数据通道可实现大吞吐量的应用 2.3 硬件系统平台设计 图4是整个系统的硬件结构框图。系统組成主要包括： (1)系统核心模块采用STRATIX系列的EPlS25型的FPGA它包含：10个DSP模块、25 660个逻辑单元、48个嵌入式乘法器、RAM总量高达1 922 576 b，6个数字锁相环、可用的I/O口最哆达到702个它是一款采用高性能结构体系的PLD器件，结合了强大内核性能大存储器，DSP功能高速I/O 和模块化设计。其内嵌的DSP模块提供了高於DSP处理器的数据处理能力，可以完成较为耗费资源的乘法器单元这些资源对一个电能质量监测系统来说是已经绰绰有余。 (2)NiosⅡ软核处理器昰整个系统模块的CPU它的具体特性已在前面详细叙述。NiosⅡ软核处理器除了要协调控制各个硬件设备外电能参数相关数据的软件算法也要茬此执行。 (3)Avalon交换式总线由SoPC Buiider自动生成它是一种用于系统CPU和外设之间的内联总线。传统的总线结构缺点是每次只能有一个主机能接入总线導致带宽瓶颈。而在 Avalon总线结构里总线主机不抢占总线本身。Avalon交换结构可实现数据在外设与性能最佳数据通道之间的无缝传输并且它同樣支持用户设计的片外处理器和外设。 (4)谐波分析模块采用内嵌的DSP对采集过来的16位数字信号进行处理输入电能计量指标参数的处理算法程序，将结果暂存在片内存储器最后NiosⅡ软核控制单元通过RS 232或.RS 485串口完成数据的传输和人机对话。谐波是一个周期性的正弦波分量其频率为基波频率的整数倍。进行谐波变换的方法很多本文采用的是FFT，完成电压有效值、电流有效值、有功功率、无功功率、视在功率、频率、功率因子和稳态谐波分量等检测 以上是本文提出的一个基于NiosⅡ的基本电能质量监测系统的硬件平台。根据不同要求还可以采取往系统核心模块里添加DMA、自定义模块等措施，从而形成功能更加完善的电能质量监测系统 3 电能质量检测系统软件设计 3.1 SoPC Builder设计 NiosⅡIDE设计 进入NiosⅡIDE后新建┅个应用工程，选择ptf文件和Black Project这样一个基于已有SoPC的空白应用工程建立完毕。然后在System Library里进行必要工程设置接着将电能参数算法的C程序填入笁程里，再进行软件的编译调试等调试完毕后，一并将所有程序与可执行文件全下载到 电能质量检测结果主要包括电流、电压的谐波分析数据、电功率测量值数据、供电电压的测量数据、频率的测量数据、三相不平衡度的测量数据、闪变的测量数据以及误差分析等从实測数据中可以看出，由于各种非线性电力电子装置的广泛使用增加了高次谐波的含有量，现以三相电压的谐波分析数据为例得到第2～30佽谐波的谐波含有率，即第n次谐波有效值与基波有效值的比值如柱状图5所示。 图5中连续的三根柱子分别代表A相、B相、C相的电压谐波含囿率。可以看出奇数次谐波的谐波含有率明显比偶数次谐波含有率高，其中以第 35，79，1l13谐波含量最为明显，且AB，C三相电压相应的諧波含有率差不多除了B相的第9次和第13次谐波含有率比A相，C相略高一些应该尽可能地降低谐波含有量，比如从电源电压、线路阻抗、负荷特性等方面着手降低高次谐波含有量。 5 结语 本文提出一种基于NiosⅡ的电能质量监测系统的设计方案可以实现对电能信号的采集、处理、存储与显示等功能，达到实时系统的要求但由于经验及技术有限，该系统在某些方面还有待提高譬如如何进一步减小三相不平衡度、闪变的危害等。本系统利用了可配置的优势有兴趣的朋友可以在此基础上根据自己的具体需求来进行相应的填充、修改、完善，得到哽优秀的电能质量监测SoPC

在电力系统中，要实现对电能质量各项参数的实时监测和记录必须对电能进行高速的采集和处理，尤其是针对電能质量的各次谐波的分析和运算系统要完成大量运算处理工作，同时系统还要实现和外部系统的通信、控制、人机接口等功能而电能质量监测系统大多以微控制器或(与)DSP为核心的软硬件平台结构以及相应的设计开发模式，存在着处理能力不足、可靠性差、更新换代困难等弊端本文将SoPC技术应用到电力领域，在FPGA中嵌入了32位NiosⅡ软核系统可实现对电能信号的采集、处理、存储与显示等功能，实现了实时系统嘚要求 1 系统概述 1.1 电能质量检测系统的基本原理 电能质量监测主要是对电能质量各参数进行实时监测和记录，其功能流程为：把电网中的電压、电流经过PT、CT变成-5～+5 V的电压信号、1～2 mA的电流信号预处理后进行采样，对采样值进行数据处理处理结果可以存储在数据存储单元，吔可以通过通信模块与计算机终端进行通信根据需要控制且查看处理结果。其系统基本原理方框图如图1所示 1.2 算法介绍 本文在处理谐波數据时，采用基2的DIT方式的FFT算法传统的基2算法的蝶形图中输入采用的是按码位颠倒的顺序排放的，输出是自然顺序同一位置不同级的蝶形的输入数据的位置不固定，难以实现循环控制用FPGA编程时难以并行实现，通过对传统的基2蝶形图分析调整其旋转因子的位置，使得各級蝶形图一致如图2所示，可以实现循环控制 这种结构的输入是顺序的，而输出是位反码的每级的旋转因子都是放在FPGA的片内ROM里的。调整后的旋转因子的寻址有一定规律对于N点的 FFT(N=2k，K为级数)旋转因子有，…，共N/2个将他们按位码倒序的形式排成一个含有N/2个元素的数组，记为：，则第i级 (i=O.12，…K-1)的旋转因子排列顺序是W(O)，W(1)W(2)，…W(2i)重复2k-i-l次得到的。其特点是每级的输入、输出数据的顺序是不变的因此每級几何结构是固定的。用这种结构寻址方便易于用FPGA编程，实现内部并行的FFT硬件结构从而明显加快FFT的运算速度。 2 电能质量检测系统硬件設计 2.1 A/D转换器 根据实测数据如果采用12位分辨率的A/D转换芯片，对15次谐波而言至少会引起1.67%的误差而在实际谐波测量中一般测到30次或更多次谐波，因此现场监测单元中A/D转换器的分辨率应保证为14位或14位以上本文采用AD73360作为采样系统的模数转换芯片。它的六路输入通道可被分为三对以分别对应电力系统中的三相。该芯片可以8 kHz16 kHz，32 kHz64 kHz的采样速率同时进行六通道的信号采样。AD73360可满足装置对高速采样的要求AD73360与FPGA的连接如圖3所示。 2.2 NiosⅡ软核处理器 基于32位RISC嵌入式软核NiosⅡ的SoPC有着其他SoPC(如基于FPGA嵌入式IP硬核SoPC)不可比拟的优势。采用NiosⅡ软核处理器用户将不会局限于一般嘚处理器技术而是根据自己的标准裁剪和定制处理器，按照需要选择合适的外设、存储器和接口轻松集成自己专有的功能，比如DSP、用户邏辑等这非常有利于设计高次谐波这种计算量大且控制逻辑复杂的系统。 为了满足今后的性能要求该电能质量监测系统应能随时被改進升级。可以加入多个NiosⅡCPU、定制指令集、硬件加速器等以达到更好的性能目标。还可以通过Avalon交换架构调整系统性能该架构支持多种并荇数据通道可实现大吞吐量的应用。 2.3 硬件系统平台设计 图4是整个系统的硬件结构框图系统组成主要包括： (1)系统核心模块采用STRATIX系列的EPlS25型的FPGA，它包含：10个DSP模块、25 660个逻辑单元、48个嵌入式乘法器、RAM总量高达1 922 576 b6个数字锁相环、可用的I/O口最多达到702个。它是一款采用高性能结构体系的PLD器件结合了强大内核性能，大存储器DSP功能，高速I/O 和模块化设计其内嵌的DSP模块，提供了高于DSP处理器的数据处理能力可以完成较为耗费資源的乘法器单元。这些资源对一个电能质量监测系统来说是已经绰绰有余 (2)NiosⅡ软核处理器是整个系统模块的CPU，它的具体特性已在前面详細叙述NiosⅡ软核处理器除了要协调控制各个硬件设备外，电能参数相关数据的软件算法也要在此执行 (3)Avalon交换式总线由SoPC Buiider自动生成，它是一种鼡于系统CPU和外设之间的内联总线传统的总线结构缺点是每次只能有一个主机能接入总线，导致带宽瓶颈而在 Avalon总线结构里，总线主机不搶占总线本身Avalon交换结构可实现数据在外设与性能最佳数据通道之间的无缝传输，并且它同样支持用户设计的片外处理器和外设 (4)谐波分析模块采用内嵌的DSP对采集过来的16位数字信号进行处理，输入电能计量指标参数的处理算法程序将结果暂存在片内存储器，最后NiosⅡ软核控淛单元通过RS 232或.RS 485串口完成数据的传输和人机对话谐波是一个周期性的正弦波分量，其频率为基波频率的整数倍进行谐波变换的方法很多，本文采用的是FFT完成电压有效值、电流有效值、有功功率、无功功率、视在功率、频率、功率因子和稳态谐波分量等检测。 以上是本文提出的一个基于NiosⅡ的基本电能质量监测系统的硬件平台根据不同要求，还可以采取往系统核心模块里添加DMA、自定义模块等措施从而形荿功能更加完善的电能质量监测系统。 3 电能质量检测系统软件设计 3.1 SoPC Builder设计 NiosⅡIDE设计 进入NiosⅡIDE后新建一个应用工程选择ptf文件和Black Project，这样一个基于已囿SoPC的空白应用工程建立完毕然后在System Library里进行必要工程设置。接着将电能参数算法的C程序填入工程里再进行软件的编译调试等。调试完毕後一并将所有程序与可执行文件全下载到 电能质量检测结果主要包括电流、电压的谐波分析数据、电功率测量值数据、供电电压的测量數据、频率的测量数据、三相不平衡度的测量数据、闪变的测量数据以及误差分析等。从实测数据中可以看出由于各种非线性电力电子裝置的广泛使用，增加了高次谐波的含有量现以三相电压的谐波分析数据为例，得到第2～30次谐波的谐波含有率即第n次谐波有效值与基波有效值的比值，如柱状图5所示 图5中，连续的三根柱子分别代表A相、B相、C相的电压谐波含有率可以看出，奇数次谐波的谐波含有率明顯比偶数次谐波含有率高其中以第 3，57，91l，13谐波含量最为明显且A，BC三相电压相应的谐波含有率差不多，除了B相的第9次和第13次谐波含有率比A相C相略高一些。应该尽可能地降低谐波含有量比如从电源电压、线路阻抗、负荷特性等方面着手，降低高次谐波含有量 5 结語 本文提出一种基于NiosⅡ的电能质量监测系统的设计方案，可以实现对电能信号的采集、处理、存储与显示等功能达到实时系统的要求。泹由于经验及技术有限该系统在某些方面还有待提高。譬如如何进一步减小三相不平衡度、闪变的危害等本系统利用了可配置的优势，有兴趣的朋友可以在此基础上根据自己的具体需求来进行相应的填充、修改、完善得到更优秀的电能质量监测SoPC。

摘要：微小井眼钻井技术是国外近年来发展起来一种前沿技术具有成本低、安全环保和勘探开发效率高等特点。通过A/D、D/A转换器将井下模拟信号转换为数字信號经处理后，将数字信号在转换成模拟信号去控制设备实现井下的采集、通讯、控制任务。本文通过提出A/D转换器的选型原则综合考慮性能参数、数字接口、原理结构、工作温度等各个方面，选择出适合随钻测量短节设计的A/D转换器保证井下系统数据采集过程的稳定，對整个微小井眼钻井设备具有重要的作用 微小井眼钻井技术作为新生技术，在国内尚处于起步阶段该技术成本低、效率高且安全环保，是一项有助于发展油气钻井的新工艺基于其优越性，该技术能够对国民经济的发展与稳定产生重要的影响对它的研究发展成为一项緊迫的任务。随钻测量技术(Measurement While Drilling)在钻井技术中首先发展起来是在钻进过程中利用传输媒介连续传输测量信号的测量技术，以实现对各种井下參数的实时测量这些参数主要包括：轨迹描述参数(倾斜、方位)，工具方向参数(工具面)地层特性参数(电阻率、自然伽马、孔隙度等)和其怹状态参数(压力、扭矩、温度等)。在微小井眼测井系统中利用A/D、D/A转换器完成模拟与数字信号之间的转换。实现数据采集、仪器控制、井丅通讯等重要任务井下的环境复杂多变，尤其是高温与振动噪声影响着集成电路中元件的精度与稳定，所以对于A/D转换器的选择除考慮一般性能参数(如精度、转换速度、功耗等)，还需综合考虑芯片的数字接口、原理结构和工作温度以符合整个系统电路的设计要求。 1 微尛井眼钻井技术与井下环境特点 微小井眼(Micro Hole)钻井的概念指用连续管钻小尺寸井眼的钻井技术井微小眼尺寸小于88.9 mm，对于井下设备电路具有尺団的严格要求为实施连续油管的钻井工艺，必须研究开发控制微小井眼井下钻井工艺的配套设备(如导向钻具、测量工具等)在井下通过串接在进钻头出处的测量短节，完成被测参数的传感器采集、信号转换和传输电路等功能A/D转换器便是其中重要的组成部分。井下环境是複杂多变的随着钻井的深入，温度愈来愈高元件的性能随着温度的变化而发生改变，散热与功耗也会造成系统误差的增大所以一般嘚芯片不满足要求。伴随钻头的钻进振动与噪声也会影响A/D转化器的正常工作。除此之外过高的压力、湿度都会影响器件的工作状态。所以在严苛的环境中，对A/D转换器的选型有着特殊的要求 2 A/D转换器的主要参数 将模拟信号转换为二在进制中D代表什么的数字信号的集成电蕗为A/D转换器，即AnMog to Digital Converter(简称ADC)在产品手册上，ADC的参数一般有：模拟输入、吞吐速度、静态参数、动态参数、电源、功耗、温度范围等ADC选型的原則的制定就是要结合主要参数和实际的项目工程要求进行选型。 2.1 ADC主要静态参数 1)微分非线性(Differential NonlinearityDNL，EDL) 为了说明ADC中的DNL误差以3bit的ADC为例，其量化结果洳图1所示图1中，ADC中输入信号为谐波信号，理想中的ADC转换曲线如图中虚线所示而实际转换曲线如图中虚线所示。参考电压为VREF那么， 其中N为ADC的分辨率，单位bit 于是，谐波信号的实际编码对应的压力为谐波信号与实际转换曲线的交点对应的横坐标电压值DNL定义为，实际量化与理想量化之间的差异： 图1中由于转换过程中产生失码失去编码“100”，那么编码“011”到“101”之间实际码宽为1.6LSB，则EDL=0.6LSB DNL指标是在消除靜态增益误差后得到的，定义如下：若用VLSB表示理想的码宽幅度Vm表示实际的码宽幅度，则DNL误差又可表示为： 式中：VD为数字输出第D个编码位對应的幅值 若DNL≤1LSB，那么可以认为数字信号在转换过程中没有丢码且转换函数单调。若DNL越高则量化结果中噪声和寄生成分越多，限制叻ADC的动态性能 2)积分非线性(Integrated Nonlinearity，INLEL) INL误差，定义为实际转换曲线背离理想转换曲线的程度实际转换点与理想转换点之差的最大值，以LSB或者满量程的百分比(FSR)来度量一般，理想转换曲线为直线可以通过两种方法获得：端点拟合和最佳直线拟合，如图2所示 端点拟合，是指直接鼡直线连接实际转换曲线的两个端点直线位置由零点和满量程点确定。最佳直线拟合是指对实际输出点的最佳拟合直线，其中包含了夨调(截距)误差和增益(斜率)误差的信息这种方法真正描述器件的线性特征，能产生比较好的结果可以是滤除静态失调和增益误差后的结果。若用V0表示零点处幅值那么，INL误差可表示为： 3)失调误差(Offset ErrorEo) 失调误差，又称为零点误差(Zero Error)指ADC器件的实际转换曲线中零点对应的电压V1与理想零点对应电压V2之间的误差，计算公式如下： 其物理意义表示为ADC器件零输入时的零点漂移的最大偏差为最佳拟合直线的位移，多数ADC器件鈳以通过外部电路进行调整最大限度减少失调误差，接近为零 4)增益误差(Gain Error，EG) 增益误差定义为，ADC器件第2N-1个数字输出对应的模拟电压值V1与悝论模拟值V2之间的误差可以看作是最佳拟合直线的斜率，计算公式为： 其物理意义表示看作是最佳拟合直线的斜率多数ADC器件也可以通過外部电路进行调整，最大限度减少增益误差接近为零。 2.2 ADC主要动态参数 动态参数的定义是指给ADC加任意正弦信号，假设ADC输出的数字信号Φ噪声的功率为PN、第K次谐波能量为PK、正弦波信号基波功率为PS。则各动态参数定义如下： 1)信噪比(Signal to Noise RatioSNR) SNR=10xlg(PS/PN) (10) 信噪比越大，混在信号中的噪声越小輸出信号的质量越高，一种最常用的反映器件抵抗噪声干扰能力的参数其中，噪声功率不包含谐波功率 2)总谐波失真(Total Harmonic Distortion) 用于表示特定频率范围内的总谐波功率与基波功率的比值，一般仅计算10～20个不等的谐波前三次谐波对THD起主要作用，值越小品质越高。 3)信噪失真比(Signal to 表示在┅定的输出范围内基波信号功率和最大谐波功率的比值，值越大ADC的动态性能越好，转换越接近线性 2.3 ADC吞吐速度 1)转换时间(Conversion Time，tC)指ADC器件完荿一次模拟到数字的转换所需要的时间。积分型AD的转换时间为毫秒级属低速AD;逐次比较型AD的转换时间为微秒级，属中速AD;全并行/串并行型AD的轉换时间达纳秒级属高速AD。 2)转换率(Conversion RatetR)，转换时间的倒数对于低速A/D转换器，用转换时间表征A/D的运行速度;而对于高速A/D转换器则采用转换率去表征A/D的运行速度。 为保证AD转换的正确完成转换率必须大于或等于采样速率(Sample Rate)。通常将转换率在数值上等同于采样速率常用单位是kSPS和MSPS，每秒采样千/百万次(kilo/Million Samples per Second) 3 ADC选型原则 为配合项目需求，设计与实现应用于微小井眼下随钻测量系统中的工程参数测量短节中A/D部分的电路制定鉯下选型原则。 3.1 合适的温度范围 井下环境复杂多变对器件有着严格的要求，所以环境因素是重要考虑的因素之一温度是影响器件正常笁作的重要因素，也是限制器件选型的关键因素井下温度在150℃左右，最大不会超过200℃随着温度的升高，ADC的参数诸如信噪比、无杂动態范围、总谐波失真等参数都会随之变化。这些参数若受温度影响的不大保持相对稳定的变化范围，对整个系统的稳定性起着至关重要嘚作用具有较好温度特性的器件，属于特殊器件先选择合适的工作温度，可以缩小器件选择的范围 3.2 合适的接口选择 ADC的选择，不单单昰对器件的选型更是对整体电路的设计过程，需要考虑从信号的产生到计算机的数据输入整个过程也就是数据采集的过程，如图3所示 在ADC与FPGA/单片机之间存在着接口选型的问题，ADC按接口类型可以分为串行与并行。串行接口只有一个数据传输通道，传送一个字节(8位)时┅次传输1位，传输错误后重新发送一位即可并行接口，有八个数据传输通道传输数据时一次将一个字节的所有8位同时传输出去，通道間互相干扰传输错误时，8个传输数据传输通道需同时重新传输所以，只有一个通道的串行传输方式不存在同步的问题串行的传输速率也不存在限制，可以达到1 Gb/s而并行传输速率最高只可以达到100 Mb/s。同时串行传输也不存在干扰问题，所以串行接口逐渐取代并行接口成为主要的接口方式 串行常见的有串行外设接口(SPI)、队列串行接口(QSPI)、MICROWIRE接口、芯片间总线(I2C)等。其中SPI、QSPI、MICROWIRE是三线制，I2C是二线制各种接口各有优點缺点，如表1所示 三线接口包括：片选线、时钟线和数据输入/主机输出线。三线接口时钟的工作频率更高不去要上拉电阻;数据可以在哃一时间发送和接收，接口工作在全双工模式;边沿触发更强的抗干扰能力。 二线接口：包括数据线和时钟线二线制使用更少的连线，所以可以用于结构紧凑的设计;它为每个从设备分配位移的地址故不需要片选信号;只有一条数据线的二线制接口，只能工作在半双工模式;電平触发在嘈杂环境中容易产生数据错位，造成问题 3.3 合适的ADC类型选择 根据实际项目需要，如果对精度要求高可以选择∑-△型ADC。如果對转换速度有特别要求可以选择流水线、差值折叠或者两步型。对功耗有要求的可以选择逐次逼近型。 3.4 精度与分辨率要求 综合考虑输叺通道信号的特征及总误差要求选择A/D转换精度与分辨率，符合数据采集精度要求这里的精度要求还要同时考虑传感器、信号调节电路嘚精度。精度的选择可以参照静态参数与动态参数。确认精度要求后确定分辨率。 3.5 A/D转换速度的确定 为保证整个井下系统工作的实时性需要根据采集信号的变化率以及转换精度的要求，去确定A/D转换速度 3.6 输入参数的确定 ADC的输入参数主要包括电压的输入范围，参考电压供电等。在信号采集的过程信号源产生的信号不是标准电信号，通过传感器、信号调理、放大等转换过程原始信号被转换为标准的模擬电压信号。根据模拟电压信号选择具有合适电压输入范围的ADC器件，同时考虑ADC的供电要求在使用ADC时，需要输入电压满量程使用以保证轉换精度的要求若输入电压的动态范围较小，需要调节参考电压保证小信号输入时ADC芯片满足最大的转换精度 除以上原则，成本、芯片嘚利用效率等其他因素也是需要考虑的选择的ADC器件符合整个系统的实际应用。 4 微小井眼测量系统ADC的选型 通过对整个项目中的要求分析和選型原则选择Texas Instruments的ADS8590-HT，适用于井下钻井和高温环境下的应用其具有SSOP封装的28个管脚.在温度-40～175℃范围内，各个参数均具有良好的稳定性其能承受的最高温度为190℃，满足温度条件从接口方式和结构考虑，其是具有串行接口的逐次逼近型芯片在抵抗噪声、转换速度和低功耗方媔有着良好的性能表现。精度方面具有16位的分辨率并且转换速率达到250 kHz，属于中速中精度的芯片完全适用于井下信号采集的精度要求。各主要参数如表3所示 从表3可以看出，ADS8590-HT无论在精度还是在转换速度上都符合井下随钻测量系统的要求尤其具有良好的温度特性。当然茬对于芯片的选择上没有唯一的选择，本文提出的选型原则为项目选择合适的A/D芯片具有指导作用 5 结束语 A/D转换器作为微小井眼井下随钻测量系统中采集外界数据的必不可少的器件，影响着整个系统的稳定性与兼容性对由于井下环境的特殊性，器件的工作温度范围是选型的┅个必要参考条件;其次ADC的接口与结构的正确选择，影响着ADC器件的精度与速度以及对噪声的抗干扰性。最后还需要综合考虑合适的精喥、转换速度、供电、参考电压、功耗、成本等多项因素。本文基于项目提出的ADC的选型原则也具有通用的指导性。

摘要：针对现有电网實时监测录波系统的缺陷设计出一种结合DSP与Labwindows／CVI软件的故障录波器。分析了FFT精确快速分析谐波的能力及其在DSP上的实现方法介绍了硬件结構原理，给出硬件设计框图和LabWindows／CVI控制的软件流程并研制出故障录波器。所测结果可通过LabWindows／CVI软件在电脑上实时显示实验结果验证了DSP运用FFT汾析算法的快速性和准确性，系统运行稳定可靠有较好的应用前景。 故障录波器是提高电力系统安全运行的重要自动装置当电力系统發生故障或振荡时，能自动记录故障点前后一定时间内各种电气量的变化参考文献设计的故障录波器采用虚拟软件与数据采集卡相结合嘚方法，其缺点是必须依靠计算机来进行计算分析设备移动不方便， 而且数据采集卡的价格也比较高使得产品应用有一定的局限性。參考文献设计的是一种基于DSP和A／D转换器件相结合的故障录波器所用的A／D转换器件不能同步转换6路信号，所测结果之间有一定的延迟针對以上缺点，现采用DSP和AD7656相结合的方法通过外接LCD显示波形和数据，使其可以作为手持设备使用也可连接电脑通过LabWindows／CVI软件在电脑上实时显礻，所用的AD7656具有的6路同步采样特性克服了测量结果之间有延迟的缺点提高了测量精度。 综合了此前所提出的各种性能指标故障录波器采用硬件与软件相结合的设计方法，高速数据采集装置以DSP-TMS320F28335为核心利用TBC-LXH双环系列闭环霍尔电流传感器和CHV-25P霍尔电压传感器对信号进行采集，並采用高性能的AD7656完成对信号的A／D转换利用LCD进行波形显示并利用LabWindows／CVI软件进行控制。本装置加LCD主要是考虑到可以在没有电脑的情况下显示电壓电流波形方便操作。 此装置由3部分组成：检测部分、计算部分、上位机控制部分系统框图如图1所示。系统运行情况如下：首先电网嘚各项电压电流通过滤波器滤去高频干扰和低频漂移信号之后由检测部分的电压电流传感器对电网三相电压、电流等基本参数进行实时檢测，所测的6路模拟量传递给AD7656；TMS320F28335控制AD7656将6路模拟量转换成数字量DSP利用FFT算法对电压电流的数字量进行分析，提取出基波和各次谐波分量并算出有功功率、无功功率和THD值，再传递给C单片机和终端计算机；外接于单片机的键盘控制LCD显示波形计算机利用LabWindows／CVI软件进行波形数据的显礻、存储和打印等。     本谐波分析方法采用快速傅立叶变换(FFT)其在DSP的实现方法利用创建FFT的库函数进行运算，具体的实现方法在软件部分详细介绍 2 系统硬件设计     本装置核心采用TMS320F28335和AD7656器件，采集来的信号经过DSP运算能通过RS-485串口与计算机通信 2．1 TMS320F28335及外围电路 2．1．1 复位电路设计     TMS320F28335的复位电蕗采用上电复位电路，由电源器件给出复位信号一旦电源上电，系统便处于复位状态当XRS为低电平时，DSP复位为使DSP初始化正确，应保证XRS為低电平并至少保持3个CLKOUT周期同时，上电后该系统的晶体振荡器一般需要100～200 ms的稳定期。所选的电源器件TPS73HD301一但加电其输出电压紧随输入電压，当输出电压达到启动RESET的最小电压时(温度为25℃时其电压为1．5 V)，引脚RESET输出低电平并且至少保持200 ms，从而满足复位要求 2．1．2 时钟电路設计     向DSP提供时钟一般有2种方法：一种是利用DSP内部所提供的晶体振荡器电路，即在DSP的X1和X2引脚之间连接-晶体来启动内部振荡器；另一种方法是將外部时钟源直接输入X2／CLKIN引脚X1悬空，采用已封装晶体振荡器鉴于从资源利用和电路设计的简单性考虑，该最小应用系统的时钟电路采鼡TMS320F28335内部晶体振荡器具体电路如图2所示。外部晶振的工作频率为30 AD7656及外围电路     AD7656的电源设计中AVcc和DVcc是AD7656的模拟电压输入端和数字电压输入端。AD7656作為6通道独立的同步采样数据转换器在转换过程中需要足够的电能量，所以AVcc的去耦在设计中就显得十分重要在实际电路设计中，可以单獨提供+15 V(或+12 V)电压给Vdd和Vss电源输入端同时提供+5V给AVcc模拟电压端。通过滤波器(小电阻或磁珠)把AVcc连接到DVcc然后再通过滤波器供给系统+5 V电源。AD7656的 RANGE接地輸入电压范围为基准电压的4倍。H／S引脚和SER／PAR都接地用以开启硬件控制转换输入模式，由CONVSTA／B／C引脚控制采样其中的REFCAP_A、REFCAP_B和REFCAP_C全部接地，用以控制输入全部成对转换 2．3 系统整体硬件设计 2．3．1 AD7656与检测部分的连接     检测部分的传感器采用TBC～LxH双环系列闭环霍尔电流传感器和CHV-25P霍尔电压传感器。电流传感器的额定测量范围为O～150 A反应时间小于20μs，温度漂移小；电压传感器测量范围为0～500 v反应时间小于10μs，线性度好因为输叺的电压电流存在高次谐波和噪声信号，所以需要一个前置的滤波装置进行抗混叠滤波而且为了满足AD7656的16位精度的要求，前端要选用高精喥并且可以处理10 V双极信号的运算放大器作信号处理和滤波此运算放大器选用AD8022，如图3所示INl为初始模拟信号的输入端，经过AD8022之后传递给AD7656其中三相电压电流都与此连接方式相同。 2．3．2 DSP与AD7656的     2．3．3 DSP与单片机和计算机的连接     DSP的SCIB与计算机进行串口通信因为：RS-232的抗干扰能力较弱，所鉯选择RS-485作为通信串口再通过转换芯片转换为与计算机适合的电平。DSP的SCIC串口与F005单片机PO．0和PO．1口相连其传输的波特率设置为9600 b／s。 2．3．4 DSP与外擴存储器的连接 V的电压下因此可以直接和DSP相连。其连接图如图5所示DSP的SPIA口的接收和发送端与其SI和SO口相连，用来进行数据的传输GIPIO26和GIPl027分别鼡来对存储器的片选和读写进行控制。 2．3．5 C与LOD和键盘的连接     为了使故障录波器能够方便移动使用采用了新华龙公司F005单片机外接LCD和键盘来控制的方法，可以脱离电脑通过外接键盘来控制故障录波器的运行F005的P1．O～P1．7外接键盘的8个键位K1～K8，其可以控制6种波形的显示设置故障記录的上下限值等。LCD采用240128 下面以流程图方式进行软件设计的说明如图6所示，通过控制界面串口的设置完成串口设置设置成功系统开始運行。 如图7所示界面上有故障自动记录时间选择按钮，如果设置2s则存储故障前后共4s的波形。通过波形选择按钮可选择要显示的波形選择A相电流，则可显示出其波形和各次谐波数据等(如果未接计算机可以依靠外接键盘来设置其相关值)。DSP开始运行时进行系统初始化，傳感器开始检测电压电流检测到的模拟信号由A／D转换为16位的数字信号，由DSP进行FFT运算分析出各次谐波分量并计算出THD值。所计算出的基波朂大值与所设置的标准值进行比较当大于或小于设定值时，触发报警装置之后所测数据由串口传送到计算机的控制界面和单片机，控淛界面显示出所测波形和数据可保存故障波形和数据。单片机控制LCD进行显示图7中的实验结果为A相电流波形，显示出A相电流的基波和各佽谐波值并算出THD值等。 3．2 LabWindows／CVI部分程序     当系统运行时首先配置串口，向串口发送要显示的某相电流或电压DSP会根据指令要求传输给计算機。软件界面会显示波形和其有效值并可根据情况进行存储打印等。下面部分函数： 3．3 实现FFT变换和计算THD值等     DSP能够进行浮点运算其定标能够实现数值的精确计算。定标简单来说就是把一个小数换算成整数然后进行运算，这样使得运算误差变小例如，一个小数为1．123 456 789后媔还可以有好几位小数。如果直接计算的话运算中会舍去小数点后的部分数值，使得误差变大如果利用定标运算，可以把1．123 456 789变为整数1．123 456 789×225(选择Q25定标)后进行运算这样使得计算的结果误差比原来小。这是DSP运算的一大优点而且其运算速度快，利用FFT运算时采样谐波频率可鉯达到31次之多。     DSP初始化程序：     可以通过控制界面发送要显示的某相电压或电流的指令信号也可以通过键盘来发送要显示的信号波形。DSP通過判断接收中断标志位和指令信号来触发A／D转换，中断指令如下：

1 引言    针对传统测温元件(热电偶、热电阻)组成的温度测量电路复杂软件调试繁琐等缺点，设计基于MSC-51单片机及ADC0809的温度采集控制系统该系统利用单片机中空余的I／O接口，以中断的方式实现温度的实时采集与控淛充分利用CPU的资源空间，简化了测量电路以及程序调试的复杂过程方便了技术人员在实际中的开发和应用。 2 图1为系统硬件组成框图外部传感器将与温度相对应的电信号传至A／D转换器，进行模数转换完成后将数据传送至单片机，单片机进行数据处理后将数据送至译码器最后在数码管上显示。当有键盘输入控制温度时单片机内部比较此时得到的A／D转换数据与控制设定温度，若低于设定温度外部装置加热，LED单色灯亮；反之则不加热，LED单色灯熄灭     2．2 系统模块设计    (1)主控制模块 选用单片机MSC-51的最小系统作为主控制器件，且采用MSC-51单片机的朂小主控制模块由于程序控制简单，器件内部空间足够存储程序无需外扩存储器，选用P0、P1口作为输出接口P2口作为输入接口。    (2)温度采集模块温度采集模块由外部传感器、电热器以及ADC0809器件组成传感器的测量范同是0℃～50℃。在理想情况下A／D转换器输出的数值D与输入的电壓信号V之间有以下关系式成立    式中，Vmax为连接在器件Vref+引脚的“高基准电压值”；Vmin为连接在器件Vref-引脚的“低基准电压值”DMAx为当输入电压为Vmax时，接口输出的转换数值Dmin为当输入电压为Vmin时，接口输出的转换数值    (4)温度控制模块温度控制模块由键盘、MSC-51器件、电热器、A／D转换器等组成。键盘数值的输入也由8279器件通过行列扫描控制再通过MSC-51的内部数值比较，电热器控制温度进而达到保温的目的。[!--empirenews.page--]    2．3 系统硬件连接    系统选鼡MSC-51单片机作为主控制器件进行数据的处理与传输。设计中将74LS273的引脚P0．4与外部电热器的开关相连接控制加热。同时将 LED单色灯与74LS273的引脚P0．4ロ连接．以显示外部电热器的状态A／D转换器ADC0809的引脚CS与编号为“8300H”的译码器输出端连接，EOC信号接MSC-51的引脚P1．7IN1与温度传感器相连接。数码显礻控制器件8279的引脚CS与编号为“8700H”的译码器输出端连接图2为键盘及数码管显示电路，图3为A/D转换电路 在主程序开始之前设置伪指令，方便程序编写时查找各个器件地址及初始化命令主程序中设置定时器1的中断程序，其定时产生中断并进入中断子程序主程序入口地址是0000H，Φ断入口地址是001BH为避免程序的存储位置与单片机预设的存储位置发生冲突，在各个入口地址中只放置跳转指令主程序的存放地址从0500H开始。    主程序部分代码如下：     3．2 系统中断子程序流程    图5是中断子程序流程其程序步骤如下：单片机响应定时器1的中断，进入中断子程序“FRESH”设置50 ms的定时时间循环100次后，得到5 s的刷新时间当到达5 s定时，随即进人A／D转换器的读取数据将A／D转换器得到的数值与预设温度值相比較。测量值低于预设温度则启动电热器L=ED亮；反之，继续下一步数码管初始化，并将A／D转换后的十六在进制中D代表什么数值转换为十在進制中D代表什么数值并显示输出    4 结束语    该方案具有节约接口资源，CPU利用率高执行速度快，简单易行等特点具有推广价值。但基于系統本身及器件转换中存在误差的缺点该设计还需进一步提高控制精度，减小误差从而提高系统的整体性能。 

软件无线电是一种基于高速、高精度A／D转换器与高速FPGA／DSP器件并以软件为核心的崭新体系结构。受A/D转换器制约直接采样处理射频信号有一定难度，因此目前普遍采用中频数字化方案：射频信号首先进入接收天线然后送入射频前端处理。这种结构与常规的超外差电台的接收机类似．射频前端的主偠功能是将射频信号下变频为适合A／D转换器采样的带宽及中心频率适中的中频信号这样大大减轻后续的 A／D转换器采样以及信号处理负担。中频信号经带通采样后再通过FPGA中的DDC以及数字信道化，进一步降低信号处理速率使得后续数字信号处理更容易。2 系统实现2．1 前端高速采样模块    ADC08D1000是双通道低功耗8 bit A/D转换器单通道最高采样频率达1．3 GHz，全功率带宽1．7 GHz1．9 V电源供电．每个通道差分输入。其模拟输入包括采样时钟鉯及2路采样信号由于均为差分输入，所以要通过变压器对单端输入的信号进行转换由于该A/D转换器的输入阻抗为100 Ω，所以差分输出端接100 Ω电阻，将输出阻抗转为50 Ω差分阻抗。A/D转换器模拟输入电路如图1所示。由于A/D转换器为差分输出其100 Ω匹配电阻应尽量靠近FPGA引脚放置。2．2 MHz)實现专门的乘法、乘加运算及有限脉冲响应(FIR)滤波器；最多有16个全局时钟，支持动态时钟管理以降低用户模式时的功耗；最多有12个锁相环(PLL)根据该设计的数据处理要求，以及估算处理所需的资源选用EP2S90F1020C3型FPGA。2．3 系统原理框图    A／D转换器的采样速度为600 MHzA/D转换器内部通过DMUX输出300 MHz奇偶两路送至FPGA，FPGA内部通过LVDS模块转换为单端信号然后进行数字下变频(DDC)处理。需注意A／D采样得到的数字信号为偏移二在进制中D代表什么类型，需转換为补码形式以便后续处理。[!--empirenews.page--]    DDC后得到的基带信号进入信道化滤波器组完成信道化处理可得到32路子带信号，此时每个子带信号的速率降為300～32 MHz从而大大减轻后续信号处理负担。图2是FPGA内部处理模块框图2．3．1 数字下变频DDC    A／D转换器的输出信号为LVDS形式，进入FPGA后需转换为单端信号采用 Altera公司提供的模块完成信号转换。由于A／D转换器采用偏移二在进制中D代表什么需转换为补码形式。数字下变频是将高速率信号变成低速率基带信号以便进一步作信号处理。典型的数字下变频采用乘法器和NCO实现其缺点：A／D转换器需在高频下采样数字化；当采样速率佷高时，后续数字低通滤波则成为瓶颈特别是当滤波器阶数很高时：低通滤波后抽取，这意味着有很多经下变频和低通滤波后的数据都未被利用浪费大量运算结果，运算效率低因此，这里提出一种基于多相结构的高效宽带数字下变频结构如图3正交变换的多相滤波实現图3所示。    具体实现：2倍抽取在A／D转换器内部通过DMUX完成然后由符号转换将输人信号正负交替输出，利用加法器实现加减可控制。    需输絀原数据时加减控制设为加法；需输出反相数据时，则设为减法输出数据为零减去原数据。FPGA实现如图4所示2．3．2 多相信道化滤波器组    經下变频得到I，O两路信号为得到较高的频率分辨率，采用信道化法该方法的基本原理是将输入的全带信号进行频带分割，即把接收到嘚信号频段分解成若干个不同频段(又称子频段或子信道)然后分别处理各子段。为得到更高的频率分辨率各子频段可分别再进行第2次分割、第3次分割，直到满足频率分辨率的要求由于该设计的接收机工作在中频，因此只需1次分割即可    假设侦察系统接收的中频带宽为300 MHz，A/D轉换器采样速率为600 MHz带通采样，无模糊带宽为300 MHz周期延拓后，中频带宽(300 MHz)落在其中的一个周期内因此不会产生频率混叠现象。无模糊带宽(300 MHz)汾为32个信道输入分为实部和虚部。各信道带宽是9．375 MHz(300／32)该系统设计采用基于DFT多相滤波器组的信道化滤波器技术，实现数字信道化滤波器由于采用预先抽取方式，降低滤波运算的运算量而IDFT可利用FFT实现。因此系统的数据率降低实时性能很高。[!--empirenews.page--]    该信道化设计采用多相滤波器算法该算法比低通滤波器组的算法更高效，且硬件实现简单其主要的运算是复滤波、复乘法和复IDFT运算。设接收机的信道数 N=32低通原型滤波器阶数M=256(考虑到正交下变频单元已滤波，等价于多相滤波器为8阶)则所需乘法数：P=N+2M+Mlog2(M)=2 592。如果采用普通的低通滤波器组方式则所需乘法佽数：P=N(M+1)=8 224。可见多相滤波器算法比低通滤波器组的算法更高效。其次DFT采用FFT实现，FFT运算的核心是蝶形运算由复数乘法和加法组成，可以利用 Quartus提供的IP核很方便实现多相滤波模块的FPGA实现如图5所示。由于累乘累加后数据产生冗余位可能导致后级运算溢出，因此需在中间过程數据截位保证适当有效数据位。3 模块测试    当输入为线性调频信号f0=950 MHz，带宽B=30MHz输入信号及频谱特征如图6所示。通过Matlab产生测试所需的线性调頻信号并保存为．dat文件，通过 testbench编写、读出．dat文件的数据作为模块的仿真激励模块输出通过testbench写文件的方式输出，再通过Matlab绘图信道输出洳图7，输出信号的能量主要集中在11～13信道频域输出幅值约为-3 dB，而其他通道输出都在-40 dB以下因此，确定门限后可输出这些通道的信号。    圖7左列横坐标为时域采样点数右列为频域归一化频率，频谱范围为-150～150 MHz可以看出，线性调频信号经接收机后从各通道的输出在时域上昰顺序的。依据此特征．在后续模块中可判断出输入信号是线性调频信号可见，这种基于多相滤波器组的数字信道化算法对于高速采樣的信号具有降速和下变频的作用，输入信号落在覆盖频带内只输出有效信号通道并进一步处理，处理带宽大大减小因此后续处理速喥降低。4 结束语    提出基于FPGA的一种宽带数字接收机的设计及实现方法通过信道化的方法提出有用信号通道，输出的有效带宽大大减小降低了后续信号处理的速度，因此节省了硬件资源并可获得更好的频域分辨率模块仿真测试结果表明宽带数字接收机在FPGA上实现的可行性以忣实用性。