同步十进制加法计数器
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摘要: 下表为状态表计数脉冲数二进制数十进制数Q3Q2Q1Q9100000进位 十进制加法计数器仍由四个主从型JK触发器组成，J,K端的逻辑关系式： 由上述逻辑关系式可 ...
& &下表为状态表计数脉冲数二进制数十进制数Q3Q2Q1Q0000000100011200102300113401004501015601106701117810008910019100000进位&&& 十进制加法计数器仍由四个主从型JK触发器组成，J,K端的逻辑关系式：&&& 由上述逻辑关系式可得出下图所示的四位同步十进制加法计数器的逻辑图　&&& 下图是CT74LS290型二－五－十进制计数器的逻辑图，外引线排列图和功能表。&&&&& 和是清零输入端，和是置“9“输入端1)只输入计数脉冲C0,由Q0输出，F1-F3三位触发器不用，为二进制计数器。2)只输入计数脉冲C1，由Q3,Q2,Q1端输出，为五进制计数器3)将Q0端与C1端联接，输入计数脉冲C0。这时，由逻辑图得出各位触发器的J,K端的逻辑关系式：J0=1&&&& K0=1J1=Q3&&& K1=1J2=1&&&& K2=1J3=Q2Q1& K3=1&&&&& 而后逐步由现状态分析下一状态（从初始状态“0000“开始），一直分析到恢复”0000“为止。可知为8421码十进制计数器。
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一位十进制加法器
《逻辑与计算机设计导论》第4章组合系统设计，本章中，我们首先考虑由一些相同模块组成的系统(这种系统也称为迭代系统)。然后我们将会看一些通用电路--二进制编码器、译码器以及数据选择器。最后我们介绍一个十进制加法器及一个七段数码显示驱动器的设计。本小节大家介绍一位十进制加法器。
作者：魏耀来源：清华大学出版社| 10:16
4.8& 大系统设计示例
在本节中，我们将看两个较大的系统的设计。更大型的系统诸如计算机系统的设计见本书的第II部分。
4.8.1& 一位十进制加法器
我们要设计一个两个十进制数加法器(含进位位)，其中十进制数编码为8421码。该系统共有九个输入(两个十进制数编码，一个进位输入)以及五个输出(十进制数和，一个进位输出)。与其设计一个九输入系统，不如将其分解为几个小系统，使用我们已经设计好的4位二进制加法器(或使用实现4位二进制加法的芯片)。假设未用到的输入不会出现。
十进制数加法可首先转换为二进制加法来执行。然后，若得到的和大于9，则产生一个进位值，并在得到的和值上加6(这是用来补足未使用的六种输入组合)。例如：
我们用二进制加法器对两数相加，并看其和是否大于10。若和大于10，则必须在结果处加6(0110)。十进制加法器共使用了两个二进制加法器，其框图见图4.25。
进位检测电路检测的是第一个加法器(包括进位)的输出。若其输出大于9，则检测电路输出1。这就是十进制加法器的进位输出，同时也是校正指示位。当进位输出为1时，第一个加法器得到的结果加6；当进位输出为0时，第一个加法器得到的结果加0。进位检测电路的卡诺图见卡诺图4.2。
卡诺图4.2& 进位检测
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浅谈两位十进制加法器的设计
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