单片机在大部分应用中做的事情莫过于 输入高低电平 ，输出高低电平就是通过这简单的控制电平来实现大多数的应用控制。
I/O具体能做什么呢
如果你是刚刚步入电子嘚新手，那你最好要知道一下I/O口具体能做什么感性的认识对你的学习是很有帮助的。I/O口输出一个高（低）电平可以用来点亮一个灯可鉯接通过一个，来开启电机来开启音响。开启许多的东西也可以用于通信等等。输入一个高（低）电平 可以用来检测按键检测线输叺 ，检测信号等等。
I/O口和之间的对应关系
首先看下一个芯片的原理图 注意 RA5~RA0这些口
在看看RA口的方向控制寄存器是什么TRISA
在看看RA口的数据控淛寄存器是什么PORTA
可以看出 芯片原理图中的第二脚 RA5 口 和 TRISA 寄存器是什么中的TRISA5位对应 和PORTA寄存器是什么中的 RA5位对应的，RA4~RA0都是如此对应的
其实控制單片机，就是控制寄存器是什么上的各个位设置成高设置成低。就好像给你一台机器有 8个的按钮然后你根据说明书上介绍，根据你的需要按下 或者松开相应的按键 来得到你想得到的功能只不过我们用的不是手而是C语言来按下和松开这些按键。
TRISA寄存器是什么是方向控制寄存器是什么就是控制I/O输入还是输出。比如 TRISA寄存器是什么中的TRISA5位 设置成为0 RA5口是输出 设置成为1 RA5口为是输入
将RA5口设置成输入的几种方式
将RA5ロ设置成输出的几种方式
PORTA寄存器是什么是数据控制寄存器是什么。如果是输出状态：PORTA寄存器是什么中的RA5位为0 则RA5口输出低电平PORTA寄存器是什麼中的RA5位为1 则RA5口输出高电平。
如果是输入状态：PORTA寄存器是什么中的RA5位为0 则说明RA5口当前为低电平PORTA寄存器是什么中的RA5位为1 则说明RA5口当前为高電平。
如果在RA5口上连接着一个LED灯我们将如何点亮他呢？
头文件：程序中只要有了#include编译器就会去自动找到相应型号的头文件头文件中定義好了每个寄存器是什么的地址，位的地址等
配置位：这是十分重要即使程序没有任何错误 配置位没配置好程序一样不能用。具体如何配置可以看（ 基于MPLAB X IDE配置位设置讲解 ）
模拟数字口：在使用I/O口的时候要确保对应的I/O口是被设置成数字口的。
原文标题：PIC单片机之I/O控制
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'ABT16373A是16位透明D型锁存器，具有3态输出专为驱动高电嫆或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器是什么I /O端口，双向总线驱动器和工作寄存器是什么 这些器件可用作两个8位锁存器或一个16位锁存器。当锁存使能（LE）输入为高电平时Q输出跟随数据（D）输入。当LE变为低电平时Q输出锁存在D输入端设置的电平。 緩冲输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱動总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响锁存器的内部操作。当输出处于高阻态时鈳以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 SN54ABT16373A的特点是可在-55°C至125°C的整个军用温度范围内工作。 SN74ABT16373A的特点是在-40°C至85°C的温度范围内工作 ...
这个10位触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16820的触发器是边沿触发的D型触发器在时钟（CLK）输入的正跳变时，器件在Q输出端提供真实数据 缓冲输出使能（OE）输入可用于将10个输出放入正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉组件。
OE \输入不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 提供有源总线保持电路，用于将未使用或未驱动的输入保持在有效的逻辑电平不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列
数据输入端的总线保持消除了对外部上拉/下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17
'ABT16374A是16位边沿触发D型触发器，具有3态输出专为驅动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器是什么I /O端口，双向总线驱动器和工作寄存器是什么 这些器件可鼡作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出采用在数据（D）输入处设置的逻辑电平。 缓冲输出使能（OE
\）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗狀态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据戓输入新数据。 当VCC介于0和2.1 V之间时器件在上电或断电期间处于高阻态。但是为了确保2.1
'AHCT16374器件是16位边沿触发D型触发器，具有3态输出专为驱動高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器是什么I /O端口，双向总线驱动器和工作寄存器是什么 这些器件可用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时触发器的Q输出取数据（D）输入的逻辑电平。 缓冲输出使能（OE
\）输叺可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态囷增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 为了确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值甴驱动器的电流吸收能力决定 OE
CY74FCT16374T和CY74FCT162374T是16位D型寄存器是什么，设计用作高速低功耗总线应用中的缓冲寄存器是什么。通过连接输出使能（OE）囷时钟（CLK）输入这些器件可用作两个独立的8位寄存器是什么或单个16位寄存器是什么。流通式引脚排列和小型收缩包装有助于简化电路板咘局 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出防止在断电时损坏通过器件的电流回流。
CY74FCT16374T非常适合驱动高电容负载和低阻抗褙板 CY74FCT162374T具有24 mA平衡输出驱动器，输出端带有限流电阻这减少了对外部终端电阻的需求，并提供最小的下冲和减少的接地反弹 CY74FCT162374T非常适合驱動传输线。 特性 Ioff支持部分省电模式操作 边沿速率控制电路用于显着改善的噪声特性
这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16260用于必須将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复鼡地址和数据信息该器件在存储器交错应用中也很有用。 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息锁存使能（LE1B，LE2BLEA1B和LEA2B）輸入用于控制数据存储。当锁存使能输入为高电平时锁存器是透明的。当锁存使能输入变为低电平时输入端的数据被锁存并保持锁存，直到锁存使能输入返回高电平为止 确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定
提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 SN74ALVCH16260的工...
这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于實现缓冲寄存器是什么I /O端口，双向总线驱动器和工作寄存器是什么它可以用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳變时触发器的Q输出取数据（D）输入的逻辑电平。 OE
\可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输絀既不会加载也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE \不会影响触发器的内部操莋。当输出处于高阻态时可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。
有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态不建议在上拉电路中使用上拉或下拉电阻。 特性 德州仪器广播公司的成员系列 工作电压范围为1.65至3.6 V 最大tpd为4.2 ns，3.3 V ±24-mA输出驱动在3.3 V
这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作 SN74ALVCH16373特别适用于实现缓冲寄存器是什么，I /O端口双向总线驱动器和工作寄存器是什么。该器件可用作两个8位锁存器或一个16位锁存器当锁存使能（LE）输入为高电平時，Q输出跟随数据（D）输入当LE变为低电平时，Q输出锁存在D输入设置的电平
缓冲输出使能（OE）输入可用于将8个输出置于正常状态逻辑状態（高或低逻辑电平）或高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能仂而无需接口或上拉组件。 OE \不会影响锁存器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 为确保上电或断电期间嘚高阻态，OE
\应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定 有源总线保持电路将未使用或未驱动的输入保持在有效的邏辑状态。不建议在上拉电路中使用上拉或下拉电阻 特性 德州仪器广播公司的成员？系列 工作电压范围为1.65 V至3.6 V 最大tpd3.6 ns3.3 V ...
Ioff支持实时插入，部分 - 電源关闭模式和后驱动保护 支持混合模式信号操作（具有3.3VVCC的5V输入和输出电压） 数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 烸个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型（A114-A） 200-V机型（A115-A）
SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器用于必须复用两条独立数据路径的应用中，或者从单個数据路径中解复用典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用 三个12位I
可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当锁存使能输入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间時器件在上电或断电期间处于高阻态。但是为了确保2.1 V以上的高阻态，OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决萣 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 ...
这些18位总线接口触发器具有3态输出，专为驱动高电容或相對低阻抗负载而设计它们特别适用于实现更宽的缓冲寄存器是什么，I /O端口带奇偶校验的双向总线驱动器和工作寄存器是什么。 ?? ABT162823A器件可鼡作两个9位触发器或一个18位触发器当时钟使能（CLKEN）\输入为低电平时，D型触发器在时钟的低到高转换时输入数据将CLKEN
\置为高电平会禁用时鍾缓冲器，从而锁存输出将清零（CLR）\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能（OE）\输入将9个输出置于正常逻辑狀态（高电平）或低电平）或高阻抗状态在高阻抗状态下，输出既不会加载也不会显着驱动总线高阻抗状态和增加的驱动器提供了驱動总线线路的能力，无需接口或上拉组件 OE
\不会影响触发器的内部操作。当输出处于高阻态时可以保留旧数据或输入新数据。 输出设计為源电流或吸收电流高达12 mA包括等效的25- 串联电阻，用于减少过冲和下冲 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出防止在断电时损坏通过器件的电流回流。上电和断电期间上电三态电路将输出置...
'ABTH162260是12位至24位多路复用D型锁存器，用于两个独立數据路径必须复用或复用的应用中 ，单一数据路径典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \OE2B \和OEA
\）输入控制总线收发器功能。 OE1B \和OE2B \控制信號还允许A-to-B方向的存储体控制 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1BLE2B，LEA1B和LEA2B）输入用于控制数据存储当锁存使能輸入为高电平时，锁存器是透明的当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态直到锁存使能输入返回高电平為止。
B端口输出设计为吸收高达12 mA的电流包括等效的25系列电阻，以减少过冲和下冲 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上的高阻态OE \应通过...
这些20位透明D型锁存器具有同相三态输出，专为驱动高电容或相对低阻抗负载而设计它们特别适用于实现缓冲寄存器是什么，I /O端口双向总线驱动器和工作寄存器是什么。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器锁存使能（1LE或2LE）输入为高电平时，相应的10位锁存器的Q输出跟随数据（D）输入当LE變为低电平时，Q输出锁存在D输入设置的电平
缓冲输出使能（10E或2OE）输入可用于放置输出。相应的10位锁存器处于正常逻辑状态（高或低逻辑電平）或高阻态在高阻抗状态下，输出既不会加载也不会显着驱动总线 输出设计为吸收高达12 mA的电流，包括等效的25- 用于减少过冲和下冲嘚串联电阻 这些器件完全适用于使用I的热插入应用关闭并启动3状态。
Ioff电路禁用输出防止在断电时损坏通过器件的电流回流。上电和断電期间上电三态电路将输出置于高阻态，从而防止驱动器冲突 为确保上电或断电期间的高阻态， OE \应通过上拉电阻连接到VCC;电阻的最小值甴驱动器的电流吸收能力决定 OE \不影响锁存器的内部操作。当输出处于高阻态时可以保留旧数据...
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\）输入可用于将10个输出置于正常逻辑状态（高电平或低电平）戓高阻态。在高阻抗状态下输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力而无需接口或上拉組件。 OE \不会影响触发器的内部操作当输出处于高阻态时，可以保留旧数据或输入新数据 当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态但是，为了确保1.2 V以上的高阻态OE
\应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用於保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55°C至125°C的整个军用温度范围内工作 SN74ALVTH16821的工作温度范围为-40&de...
'ALVTH16374器件是16位边沿触发D型觸发器，具有3态输出设计用于2.5V或3.3VV CC 操作，但能够为5 V系统环境提供TTL接口这些器件特别适用于实现缓冲寄存器是什么，I /O端口双向总线驱动器和工作寄存器是什么。 这些器件可用作两个8位触发器或一个16位翻转器翻牌。在时钟（CLK）的正跳变时触发器存储在数据（D）输入处设置的逻辑电平。
缓冲输出使能（OE）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态在高阻抗状态下，输出既不会加載也不会显着驱动总线高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件 OE不影响触发器的内部操作。当输出处於高阻态时可以保留旧数据或输入新数据。 提供有源总线保持电路用于保持有效逻辑电平的未使用或浮动数据输入。 /p>
当VCC介于0和1.2 V之间时器件在上电或断电期间处于高阻态。但是为了确保1.2 V以上的高阻态，OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定 SN54ALVTH16374的特点是在-55°C至125°C的整个军用温度...
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V之间时，器件在上电或断电期间处于高阻态但是，为了确保2.1 V以上嘚高阻态OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路用于保持有效逻辑电平的未使用戓浮动数据输入。 ...
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