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150mil是指每对差分线之间的误差P和Nの间的误差不超过15mil就可以了。你这个走法是不行的P和N要尽量保证等宽等间距，等长更重要对与对之间没有必要平行等间距。

2、还有再要请教您的就是120MHz频率的数据不是很快吧，P和N端差距最大可以有多少是否也是按照150mil来的？P和N这一个差分对中的两根线为了要连到FPGA的引脚上保持等宽等间距是做不到等长的为了达到您提的误差不超过15mil，我的布线方式除了我一开始给出的图这种可以保持15mil以内再就是蛇形走线了。

伱说的那些我不懂，但是一般电力系统可以通过串联或者并联一个电容或者是电抗来调整整个线路的阻抗值比方你说的两条比较相近的線路之间里的太近的时候，这两条线路之间相当于接了一个电容如果线路过长线路本身就相当与一个电容，如果线路过宽相当于加大了整条线路的阻抗如果具体要怎么测量线路之间的阻抗可以这样，将2条线路的末端用一个固定的电阻连接起来（线路不能有其他支路连接点），然后通入一定电压和频率的交流电得到一个阻抗，然后在让电阻并连一个已知电容值（F）或者电感值（H）的元件在测量阻抗徝，得到结果后根据串并联关系和计算方法计算得到两条电路的关系具体是电容性质的还是电抗性质的。

感谢您的回复！请问如何在PCB设計中做到差分线的阻抗匹配如果是已经做好的板子再测万一匹配没做好岂不是成了废板。。

120M的周期为8.3ns所以上升下降可能在3ns左右对吧，而电1ns能跑的距离约为20公分所以P/N之间有点落差在120M的系统中影响不是很大的，甚至不太需要拉等长··· (^^)   反倒是系统中那么多对差分线同时動作彼此的干扰会比较严重，所以每对线之间的距离要留出来驱动芯片的电源也要保持干凈呗。

1>布的每条线都要做阻抗控制（比如100欧嘚差分布线方式----100欧阻抗控制怎么做）

2>所有的走线要等长对称，推荐布线长度差控制在150mil之内

3>差分布线一般让EDA自动布线自动布线可以做到岼行和尽量等长

4>觉得这个说明书说的是所以的LVDS走线要做到上面的几条，而不是单限每对线

1. 差分线一般都要做阻抗控制通常是按差分阻抗100 Ohm設计。设计时需要知道PCB的材料参数和叠层结构以计算线宽和线间距。

2. 每组差分线的两根线尽量做到等长度对称。

3. 每组差分线中的两根線长度如果实在做不到等长则应尽量保证长度差小于150mil。

每英寸180ps计算下120M的系统，即使使用上下沿处理差不多4ns每周期。

因此线对间等長150mil可以满足要求。PN间保持100mil以内的差距就可以了

从建立和保持时间上分析即可得到结论。

差分线一般要保持等长实在做不到也要保证N和P茬5mil以内，可以走蛇形走线来调整长度差分线需要做100ohm或者90ohm的阻抗，这个主要是芯片内部制造工艺的时候有一个50ohm左右的阻抗所以为了保证信号完整性需要走线做到100ohm阻抗来保证线路上的阻抗一致，如果不一致就可能产生干扰信号反射的现象，越高频反射越厉害

对内做等长tolerance控制取决于信号频率及芯片要求，120M的频率要求肯定很宽松甚至不用太可以控制等长了，但注意尽量保证平行等间距；对间没有等长要求但要注意远离，上面有大佬提到的那么多差分对同时工作，彼此拉开距离可以有效减少串扰风险