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逻辑函数的卡诺图化简法
来源：www.elecfans.co
作者：本站日 10:11
[导读] 逻辑函数的卡诺图化简法
　　由前面的学习得知，利用代数法可以使逻辑函数变成较简单的形式。但要求熟练掌握逻辑代数的基本定律，而且需要一些技巧，特别是经化
逻辑函数的卡诺图化简法
　　由前面的学习得知，利用代数法可以使逻辑函数变成较简单的形式。但要求熟练掌握逻辑代数的基本定律，而且需要一些技巧，特别是经化简后得到的逻辑表达式是否是最简式较难确定。运用卡诺图法可以较简便的方法得到最简表达式。但首先需要了解最小项的概念。
一、最小项的定义及其性质
1.最小项的基本概念
　　由A、B、C三个逻辑变量构成的许多乘积项中有八个被称为A、B、C的最小项的乘积项，它们的特点是　　1. 每项都只有三个因子　　2. 每个变量都是它的一个因子　　3. 每一变量或以原变量(Ａ、Ｂ、Ｃ)的形式出现，或以反（非）变量(Ａ、Ｂ、Ｃ)的形式出现，各出现一次　　一般情况下，对ｎ个变量来说，最小项共有2n个，如n＝3时，最小项有23＝8个
2.最小项的性质
　　为了分析最小项的性质，以下列出３个变量的所有最小项的真值表。
由此可见，最小项具有下列性质：　　（1）对于任意一个最小项，只有一组变量取值使得它的值为1，而在变量取其他各组值时，这个最小项的值都是0。　　（2）不同的最小项，使它的值为1的那一组变量取值也不同。　　（3）对于变量的任一组取值，任意两个最小项的乘积为0。　　（4）对于变量的任一组取值，全体最小项之和为1。
3.最小项的编号
　　最小项通常用mi表示，下标i即最小项编号 ，用十进制数表示。以ABC为例，因为它和011相对应，所以就称ABC是和变量取值011相对应的最小项，而011相当于十进制中的3，所以把ABC记为m3按此原则，3个变量的最小项
二、逻辑函数的最小项表达式
　　利用逻辑代数的基本公式，可以把任一个逻辑函数化成一种典型的表达式，这种典型的表达式是一组最小项之和，称为最小项表达式。下面举例说明把逻辑表达式展开为最小项表达式的方法。例如，要将化成最小项表达式,这时可利用的基本运算关系,将逻辑函数中的每一项都化成包含所有变量A、B、C的项，然后再用最小项下标编号来代表最小项，即
　　又如，要将 化成最小项表达式，可经下列几步：　　（1）多次利用摩根定律去掉非号 ，直至最后得到一个只在单个变量上有非号的表达式；　　（2）利用分配律除去括号，直至得到一个与或表达式；
　　（3）在以上第5个等式中，有一项AB不是最小项（缺少变量C），可用乘此项，正如第6个等式所示。 　　由此可见，任一个逻辑函数都可化成为唯一的最小项表达式。
三、用卡诺图表示逻辑函数
1.卡诺图的引出
　　一个逻辑函数的卡诺图就是将此函数的最小项表达式中的各最小项相应地填入一个特定的方格图内，此方格图称为卡诺图。　　卡诺图是逻辑函数的一种图形表示。　　下面从讨论一变量卡诺图开始，逐步过渡到多变量卡诺图。　　大家知道，n个变量的逻辑函数有2n个最小项 ，因此一个变量的逻辑函数有两个最小项。　　比如有一个变量Ｄ，其逻辑函数Ｌ的最小项表达式为：
　　其中Ｄ和是两个最小项，分别记为m1和m0，即m0=D，m1=D。这两个最小项可用两个相邻的方格来表示，如下图所示。方格上的Ｄ和分别表示原变量和非变量。为了简明起见，非变量可以不标出，只标出原变量Ｄ。但是还可以进一步简化，也就是将m0，m1只用其下标编号来表示。
　　若变量的个数为两个，则最小项个数为22=4项，函数的最小项表达式为　　由于有４个最小项，可用４个相邻的方格来表示。这４个方格可以由折叠了的１变量卡诺图展开来获得，如下图所示，变量Ｄ标在图的底下，标的规律符合展开的规律，即中间两格底下为Ｄ，两边的两格底下为。而变量Ｃ可标在展开后新的两个方格的顶上,以保持左边的第一格仍为m0项，即维持展开前两方格最小项序号不改变。由图中可看到一个规律：新的方格内最小项的编号比对应的原方格增加了2n-1＝22-1＝2。按照这个规律折叠时，方格1后面为方格３,方格０后面为方格２，展开后即得图示的２变量卡诺图。
综上所述，可归纳“折叠展开”的法则如下：　　①新增加的方格按展开方向应标以新变量。 　　②新的方格内最小项编号应为展开前对应方格编号加2n-1。　　按照同样的方法，可从折叠的２变量卡诺图展开获得３变量卡诺图。３变量逻辑函数L(B, C, D)应有８个最小项，可用８个相邻的方格来表示。新增加的 ４个方格按展开方向应标以新增加的变量B（以区别于原来的变量C、D）。而且，新增加的方格内最小项的编号为展开前对应方格编号加2n-1=23-1=4，这样即可获得３变量卡诺图如下：
　　同理，可得４变量卡诺图，如下图所示。
　　在使用时，只要熟悉了卡诺图上各变量的取值情况（即方格外各变量A、B、C、D等取值的区域），就可直接填入对应的最小项。
　　将上图中的数码编号与最小项的编号——对应，可以得到下面这种形式的卡诺图。
2.卡诺图的特点
　　上面所得各种变量的卡诺图，其共同特点是可以直接观察相邻项。也就是说，各小方格对应于各变量不同的组合，而且上下左右在几何上相邻的方格内只有一个因子有差别，这个重要特点成为卡诺图化简逻辑函数的主要依据。在卡诺图水平方向的同一行里，最左和最右端的方格也是符合上述相邻规律的，例如，m4和m6的差别仅在C和。同样，垂直方向同一列里最上端和最下端两个方格也是相邻的，这是因为都只有一个因子有差别。这个特点说明卡诺图呈现循环邻接的特性。
3.已知逻辑函数画卡诺图
　　根据逻辑函数的最小项表达式和卡诺图的一般形式，就可以得到相应的卡诺图。　例如，要画出逻辑函数的卡诺图时，可根据４变量卡诺图，对上列逻辑函数最小项表达式中的各项，在卡诺图相应方格内填入１，其余填入０，即可得到如下图所示的Ｌ的卡诺图。
的卡诺图解：　　（1）利用摩根定律，可以将上式化简为：
　　（2）因上式中最小项之和为Ｌ，故对Ｌ中的各最小项，在卡诺图相应方格内应填入０，其余填入１，即得下图所示的卡诺图。
四、用卡诺图化简逻辑函数
1.化简的依据
　　我们知道，卡诺图具有循环邻接的特性，若图中两个相邻的方格均为1，则这两个相邻最小项的和将消去一个变量。　　比如４变量卡诺图中的方格５和方格７，它们的逻辑加是，项消去了变量Ｃ，即消去了相邻方格中不相同的那个因子。若卡诺图中４个相邻的方格为１，则这４个相邻的最小项的和将消去两个变量，如上述４变量卡诺图中的方格２、３、７、６，它们的逻辑加是
　　消去了变量Ｂ和Ｄ，即消去相邻４个方格中不相同的那两个因子，这样反复应用的关系，就可使逻辑表达式得到简化。这就是利用卡诺图法化简逻辑函数的某本原理。
2.化简的步骤
用卡诺图化简逻辑函数的步骤如下： 　　（1）将逻辑函数写成最小项表达式。　　（2）按最小项表达式填卡诺图 ，凡式中包含了的最小项，其对应方格填1，其余方格填0。　　（3）合并最小项，即将相邻的1方格圈成一组（包围圈），每一组含2n个方格，对应每个包围圈写成一个新的乘积项。　　（4）将所有包围圈对应的乘积项相加。　　有时也可以由真值表直接填卡诺图，以上的（1）、（2）两步就合为一步。
画包围圈时应遵循以下原则：　　（1）包围圈内的方格数必定是2n个，n等于0、1、2、3、…。　　（2）相邻方格包括上下底相邻，左右边相邻和四角相邻。　　（3）同一方格可以被不同的包围圈重复包围 ，但新增包围圈中一定要有新的方格，否则该包围圈为多余。 　　（4）包围圈内的方格数要尽可能多，包围圈的数目要尽可能少。
　　化简后，一个包围圈对应一个与项（乘积项），包围圈越大，所得乘积项中的变量越少。实际上，如果做到了使每个包围圈尽可能大，结果包围圈个数也就会少，使得消失的乘积项个数也越多，就可以获得最简的逻辑函数表达式。下面通过举列来熟悉用卡诺图化简逻辑函数的方法。
　　例: 一个逻辑电路的输入是４个逻辑变量Ａ、Ｂ、Ｃ、Ｄ ，它的真值表如下，用卡诺图法求化简的与一或表达式及与非一与非表达式。
解：　　（1）由真值表画出卡诺图，如下图所示。
　　（2）画包围圈合并最小项，得简化的与一或表达式。
　　（3） 求与非一与非表达式。
　　二次求非然后利用摩根定律得
　　利用卡诺图表示逻辑函数式时，如果卡诺图中各小方格被１占去了大部分，虽然可用包围１的方法进行化简，但由于要重复利用１项，往往显得零乱而易出错。这时采用包围０的方法化简更为简单。即求出非函数再对求非，其结果相同，下面举例说明。
例：化简下列逻辑函数解：　　（1）由Ｌ画出卡诺图，如图所示。
　　（2）用包围１的方法化简，如下图所示，得
　　所以有：
　　（3）用包围０的方法化简，如图所示，
　　根据图得到：，两边去反后可得： 　　两种方法得到的结果是相同的。　　实际中经常会遇到这样的问题，在真值表内对应于变量的某些取值下，函数的值可以是任意的，或者这些变量的取值根本不会出现，这些变量取值所对应的最小项称为无关项或任意项。　　无关项的意义在于，它的值可以取０或取１，具体取什么值，可以根据使函数尽量得到简化而定。
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一 如下所示的逻辑电路,试写出其逻辑函数表达式,并化简为最简式。
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一 如下所示的逻辑电路,试写出其逻辑函数表达式,并
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摘要: 计算机内部两个二进制之间的加、减、乘、除算术运算都将转化成若干步的加法运算进行。因此，在数字系统中，尤其在计算机的数字系统中，二进制加法器是其基本部件。 实现1位二进制数之间加法运算的电路称为1位加法器。根据加数的不同 ...
计算机内部两个二进制之间的加、减、乘、除算术运算都将转化成若干步的加法运算进行。因此，在数字系统中，尤其在计算机的数字系统中，二进制加法器是其基本部件。
实现1位二进制数之间加法运算的电路称为1位加法器。根据加数的不同，1位加法器又分为半加器和全加器两种电路类型。
如果不考虑来自低位的进位而是只将两个1位二进制数相加，即只有加数和被加数相加，这种加法运算称为半加运算。实现半加运算的电路叫做半加器。
按照二进制加法运算的规则，列出半加器的逻辑真值表如表1所示。其中A、B是加数和被加数，S是相加的和（本位和）输出，CO是向相邻高位的进位输出。
表1 半加器真值表
根据真值表写出逻辑函数式并化简：
画出半加器的逻辑图如图1（a）所示。图5-4-1（b）所示为半加器的逻辑图形符号。
图1 半加器
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1．什么是组合逻辑电路？它们在逻辑行为和结构上有什么特点？
2．如何对组合逻辑电路进行分析？
3．组合逻辑电路的设计步骤？
4．如何由任务的文字描述建立真值表？如何根据真值表写出逻辑表达式？
5．竞争和险象形成的原因？它们会有什么危害？
6．什么是互斥输入的编码器？其逻辑表达式是如何利用随意项得到最简的？
7．什么是优先编码器？其逻辑表达式是怎样求得最简的？
8什么是译码器？如何设计和应用？
9．什么是多路选择器？如何设计和应用？
10．如何用多路选择器实现逻辑函数？
11．什么是数值比较器？如何设计和应用？
12．什么是全加器？如何设计？
13．什么是逐位进位加法器？如何设计？
14．什么是超前进位加法器？其设计的依据什么？
&&& 1．组合逻辑电路的输出仅与＿＿＿＿有关。组合逻辑电路没有＿＿功能，在
其电路中没有＿＿回路。
&&& 2．组合逻辑电路设计过程中最重要的一步是＿＿＿＿，它是目前计算机辅助设计
工具无法实现的。
&&& 3．造成逻辑电路竞争险象的原因是＿＿＿＿；组合逻辑电路中的险象是＿＿＿＿＿＿＿＿＿＿的；单个输入变化时，组合逻辑电路不会产生＿＿类型的险象。
&&& 4．8个输入的编码器，按二进制编码，其输出的编码有＿＿位。
&&& 5．3个输入的译码器，最多可译码出＿＿路的输出。
&&& 6．4选1多路选择器输出的函数表达式是：＿＿＿＿＿＿＿＿＿＿＿＿＿＿。
&&& 7．全加器有＿＿、＿＿和＿＿三个输入信号，以及＿＿和＿＿两个输出信号。
& 1．求图P5．l电路中输出F1,F2和F3的逻辑表达式。(本题太繁,原为必做题,现取消)
&&& 图P5.1
&&& 2．组合电路有四个输入A,B,C,D和一个输出F。当下面三个条件中任一个成立时，
输出F都等于1。
&&& 9．利用四选一多路选择器和其它门的组合实现函数
&&&&&&&&&&&
&& 10．试分析图5．6．10 74283型四位二进制加法器。
&* 11．多路选择器的功能是在地址码控制下，从几个数源中选择一个，并将其送到一个公
共的输出端。分路器（Demultiplexer）的功能与多路选择器相反，它是将一个信号源，按地址码分送到不同的输出端（见图P5.11和表P5.11），请仿照图5.5．8的思路画出图P．11对应的逻辑图。
&&&&&&&&&&&&&&&&&
(a)&&&&&&&&&&&&&&&&&&&&&&&&&
&& 12．试结合图5．4．5（b）波形图说明图5．4．5（a）电路产生静态1险象的原因。
&& 13．参考图5．6．8并利用图5．5．9和图5．5．10，画出较简单的两位二进制数比较器的详细逻辑图。
&& 14554ag
&&& 1.逻辑电路的输出只与当时输入的逻辑值有关，而与输入的历史情况无关，这类逻辑电路叫做组合逻辑电路。组合逻辑电路在结构上没有记忆功能，在其电路中没有反馈构成的环路。
&&& 2. 分析组合逻辑电路的步骤如下：
&&& （1）电路中每个门的输出标以不同的符号。
&&& （2）先求每个门输出的逻辑表达式。
&&& （3)迭代各逻辑表达式，并进行化简，直到求出电路输出的逻辑表达式，使其仅是电路输入变量的函数。
3.组合逻辑电路的设计步骤如下：
&(1)根据电路要求列出真值表；
&&&& (2)由真值表画出卡诺图；
&(3)由卡诺图求出简化的逻辑表达式：
6. 互斥输入的编码器,其各个输入是互相排斥的，即在同一时刻只能有一个输人端的电位为有效电位。由于各输入是互斥的，所以允许输入组合的情况就大大减少，其它不应出现的输入组合所对应的输出可视为随意值，以使编码器的电路较简单。
9.多路选择器又叫数据选择器。多路选择器的功能类似一个多掷开关，它在地址码（或称选择控制）电位的控制下，从几个数据输入源中选择一个,并将其送到一个公共的输出端。在数据传输过程中，有时需要利用多路选择器将几路信号在不同时刻经过一路信道进行传送。
10. 用多路选择器实现逻辑函数方法：因为多路选择器的功能表达式为Y=∑(mi·Di),所以应首先将要实现的逻辑函数变换成标准与或表达式形式,再与多路选择器的功能表达式相比较,首先确定地址输入变量,再确定数据输入变量,最后画出相应的电路连接图。
11实现对两个n位二进制数进行比较并判断其大小关系的逻辑电路称为数值比较器。设计和应用(略)。
12. 考虑低位进位的二进制一位加法器叫全加器,设计(略)。
13. 低一位的进位输出送到高一位的进位输人端，进位信号是逐位生成的，仅当低位来的进位信号稳定有效之后，本位向高位的进位信号才能正确地送出，这种加法器称为“逐位进位加法器,
设计(略)。
14. 超前进位加法器就是通过尽量减小进位信号的生成时间来提高运算速度的。主要是根据进位Cn的递推公式Cn= Pn*Cn-1+ Gn，式中进位产生函数Gn= An*Bn，进位传递函数Pn=An⊕Bn，从而直接得出每位的进位信号, 减小了进位信号的生成时间。
2.a. 列出真值表：
b.用卡诺图化简:
3.(a)列出真值表：
A1 A0 B1 B0 Y3 Y2 Y1 Y0
&&&&&&&& 1& 0&& 0& 0& 1&
&&&&&&&& 1& 1&& 0& 0& 1&
&&&&&&&& 1& 0&& 0& 1& 0&
&&&&&&&& 1& 1&& 0& 1& 1&
&&&&&&&& 1& 0&& 0& 1& 1&
&&&&&&&& 1& 1&& 1& 0& 0&
所以输出端的个数是4个；
(b)由真值表求得逻辑表达式：
Y3=A1A0B1B0,Y2=
4. 3-8线译码器74LS138 ,)
分别接到第二级八片3线-8线译码器的允许控制端(或),第二级八片3线-8线译码器的并列输出作为总的输出(), 第一级3线-8线译码器的输入A2A1A0接A5A4A3, 第二级八片3线-8线译码器的输入A2A1A0全部并联接A2A1A0,
电路连接图略。&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&&
(b)与多路选择器的输出表达式对比,
首先确定地址输入变量,令A1=S1,A0=S0,则
再与Z函数对比,确定数据输入变量,令,
(C)画出相应的电路连接图(注：允许控制S低电平有效)
&&&&& (b) 与多路选择器的输出表达式对比,
&&&& 首先确定地址输入变量,令A1=S1,A0=S0,则
再与Z函数对比,确定数据输入变量,令,使Y=Z,
& (C) 画出相应的电路连接图
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文档介绍：
数电复习题
1.图示逻辑符号的逻辑式为( )。
(a) F=AB (b) F=A+B
(c) F= (d) F=AB+
2.逻辑图和输入 A,B 的波形如图所示, 分析当输出 F 为“1”时刻应是( )。
(a) “t1”(b) “t2” (c) “t3”
3.逻辑图和输入 A,B 的波形如图所示, 分析在 t1 时刻输出 F 为( )。
(a) “1”(b) “0” (c) 不定
4.逻辑图和输入 A,B 的波形如图所示, 分析当输出F 为“0”的时刻应是( )。
(a) t1 (b) t2 (c) t3
5.逻辑图和输入 A,B 的波形如图所示, 分析当输出F 为“1”的时刻应是( )。
(a) t1 (b) t2 (c) t3
6.逻辑电路如图所示,满足F=“1”的条件是( )。
(a) ABCD = 0100 (b) ABCD =1011 (c) ABCD =1100
7.与二进制数 相应的十进制数是( )。
(a) 102 (b) 66 (c) 54
8.与十进制数138 相应的二进制数是( )。
9.用线段将下图中各逻辑符号与逻辑式一一对应起来,并说出它们的名称。
10.某逻辑门电路的状态表如下,其输入变量为A,B,C,输出为F,试写出F的逻辑式。
11.已知逻辑图及其输入波形如图所示,试分别画出输出F1,F2的波形。
12.TTL 与非门的扇出系数是( )。
(a) 输出端允许驱动各类型门电路的最大数目
(b) 输出端允许驱动同类型门电路的最小数目
(c) 输出端允许驱动同类型门电路的最大数目
13.逻辑电路如图所示,输入 A=“1”,B=“1”,C=“1”,则输出 F1 和 F2 分别为( )。
14.AB+BC+CA 的“与非”逻辑式为( )。
(a) (b) (c)
15.图示逻辑电路的逻辑式为( )。
(a) (b) (c) AB+C
16. 图示逻辑电路的逻辑式为( )。
(a) AB+C (b) A+BC (c) A(B+C)
17.逻辑电路如图所示,分别写出两图的逻辑式。
18.逻辑电路如图所示, 写出逻辑式并化简之。
19.已知逻辑图和输入A,B,C 的波形如图所示, 试画出输出F 的波形, 并写出逻辑式。
20.逻辑电路如图所示,写出逻辑式, 并用“与非”门实现之, 写出其“与非”逻辑式, 画出逻辑图。
21.入 A 和 B 同为“1”或同为“0”时, 输出为“1”。当 A 和 B 状态不同时, 输出为“0”,试列出状态表并写出相应的逻辑式, 用“与非”门实现之, 画出其逻辑图。
22.已知某逻辑门电路输入,, 及输出F的波形如图所示, 试写出逻辑状态表, 写出逻辑式, 画出逻辑图。
23.逻辑电路如图所示, 全加器为( )。
24.译码器的逻辑功能是( )。
(a) 把某种二进制代码转换成某种输出状态
(b) 把某种状态转换成相应的二进制代码
(c) 把十进制数转换成二进制数
25. 逻辑状态表如下所示, 指出能实现该功能的逻辑部件是( )。
(a) 十进制译码器(b) 二进制译码器(c) 二进制编码器
26.逻辑状态表如下所示, 指出能实现该功能的逻辑部件是( )。
(a) 二进制译码器(b) 十进制编码器(c) 二进制编码器
27.编码器的逻辑功能是( ) 。
(a) 把某种二进制代码转换成某种输出状态
(b) 将某种状态转换成相应的二进制代码
(c) 把二进制数转换成十进制数
28.用译码器74138实现组合逻辑电路F(X,Y,Z)=∑m(1,3,5,7)
29.用74LS151型8选1数据选择器实现逻辑函数式 Y=AB+BC+CA
30.试用4选1数据选择器实现逻辑函数:
31.2、设计一个全加器。Ai、Bi、Ci-1分别表示被加数、加数和低位来的进位信号,Si表示本位的和,Ci表示本位向高位产生的进位。试用下面两种方案设计一位全加电路。(10分)
(1)列出真值表(2)利用卡诺图化简
(3)方案一:写出输出Di、Ci+1的逻辑表达式,并用与非门实现。
(4)方案二:写出Di、Ci+1的最小项表达式,并用项译码器74LS138和与非门实现。
32.3.Y(A,B,C,D)=∑(m2,m5, m6,m7,m10) (限卡诺图化简)
给定约束条件: m0+m1+m2+m4+m8=0
33.设计一个供三人表决用的逻辑电路,多数赞成灯亮。
⑴用与非门实现上述逻辑功能。
(须定义逻辑变量和逻辑状态;列真值表;写出逻辑表达式;画出逻辑图。)
⑵用一位8选1数据选择器74151实现上述逻辑功能。
34.逻辑电路如图所示, 当A=“0”,B=“1”时, 脉冲来到后 JK触发器( )。
(a) 具有计数功能(b) 保持原状态(c) 置“0”(d) 置“1”
35.逻辑电路如图所示,A=“0”时, 脉冲来到后 JK 触发器( )。
(a) 具有计数功能 (b) 置“0”(c) 置“1”
36.已知逻辑电路图及C 脉冲的波形, 试画出A,B,D,E的波形, 并写出逻辑式(设触发器的初始状态为“0”)。
37.已知逻辑电路图及和的波形。试画出输出, 的波形(设, 的初始状态均为“0”)。
38.逻辑电路如图所示,A=“1”时, 脉冲来到后 D 触发器( )。
(a) 具有计数器功能 (b) 置“0” (c) 置“1”
39.已知逻辑电路图及其C,A,B 的波形, 试画出Q 的波形(设 Q 的初始状态为“0”)。
40.已知逻辑电路图及C,A,B 波形, 试画出输出Q 的波形, 并写出D 的逻辑式( 设 Q 的初始状态为“0”)。
41.555 集成定时器是( )。
(a) 模拟电路的电子器件
(b) 数字电路的电子器件
(c) 模拟电路和数字电路相结合的电子器件
42.由 555 集成定时器构成的多谐振荡器的功能是( )。
(a) 输出一定频率的矩形波
(b) 将变化缓慢的信号变为矩形波
(c) 输出一定频率的正弦波
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