有人能解释一下锁时和锁相的区别吗

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水晶119 心级30 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
最近看ERP的文献,一直会涉及到这个问题,说ERP是time-locked,可是有的时候又会出来phase-locked,我不清楚这两个locked的具体差别,另外还想请高人指点一下induced.....和evoked......的区别。万分感激~
引发众多讨论,好问题!
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Ph.D (Hearing/EEG/MEG)
水晶3029 心级1261 精华2主题帖子
本帖最后由 lililili 于
09:06 编辑
phase locked多用到频率成份分析上吧,比如人对1KHz声音的锁相反应。
time-locked是脑电分析与反应时间匹配吧
好像这样吧
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能婴儿乎?
水晶18186 心级1860 精华10主题帖子
本帖最后由 lililili 于
09:06 编辑
基本是楼上所说吧,在频谱分析中会锁相,传统的锁时就是就是用来分析一般的ERP的,如N1\\P300\\N400等。
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水晶119 心级30 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
The ERP on the one side and the ERD/ERS on the other side are different responses of neuronal structures in the brain. While the former is phase-locked, the latter is not phase-locked to the event. 这句话是从文献摘要中摘录出来的,
照字面意思翻译的话不是指ERP是对于事件来说是锁相的,而ERD/ERS是非锁相的意思?而其他文献中似乎提到ERP是锁时但非锁相的,这个应该怎么解释呢?
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西南大学心理学院
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水晶1005 心级170 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
非常有必要的讨论,持续关注中
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西南大学心理学院
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水晶1005 心级170 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
我们必须从能量和相位两个角度理解EEG数据,因此,关于这个讨论就要落实到下面这张图
建议大家读读这篇文章
Makeig S, Debener S, Onton J, Delorme A, Mining event-related brain dynamics Trends in Cognitive Science, 8(5):204-210, 2004.
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很有价值+20
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My research interests include data-driven EEG/fMRI EEG inverse problem and EEG/fMRI classification.Welcome to visit my blog:.cn/eegfmri
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求一篇较老的文章:Categorizing o
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水晶224 心级87 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
好深奥!!
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水晶354 心级65 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
请教诸公,
stimulus-locked& & && &time-locked
定义是什么呢&&有什么区别,
请诸公推荐一点相关解释文献
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水晶5 心级32 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
如果我没记错的话
evoked 是指与每一个刺激锁相的,就是我们常说的ERP,induced是刺激的非锁相成分,而是锁时,ERD/ERS
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水晶354 心级65 精华0主题帖子
本帖最后由 lililili 于
09:06 编辑
还是有点不清楚。
有什么articles或者教材可以清楚的说明锁时stim-locked,有劳各位指教。
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Comsenz Inc.3680人阅读
FPGA(35)
一般在altera公司的产品上出现PLL的多,而xilinux公司的产品则更多的是DLL,开始本人也以为是两个公司的不同说法而已,后来在论坛上见到有人在问两者的不同,细看下,原来真是两个不一样的家伙。DLL是基于数字抽样方式,在输入时钟和反馈时钟之间插入延迟,使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。
PLL使用了电压控制延迟,用VCO来实现和DLL中类试的延迟功能。又称模拟锁相环。功能上都可以实现倍频、分频、占空比调整,但是PLL调节范围更大,比如说:XILINX使用DLL,只能够2、4倍频;ALTERA的PLL可以实现的倍频范围就更大毕竟一个是模拟的、一个是数字的。两者之间的对比:对于PLL,用的晶振存在不稳定性,而且会累加相位错误,而DLL在这点上做的好一些,抗噪声的能力强些;但PLL在时钟的综合方面做得更好些。总的来说PLL的应用多,DLL则在jitter
power precision等方面优于PLL。
目前大多数FPGA厂商都在FPGA内部集成了硬的DLL(Delay-Locked Loop)或者PLL(Phase-Locked Loop),用以完成时钟的高精度、低抖动的倍频、分频、占空比调整移相等。目前高端FPGA产品集成的DLL和PLL资源越来越丰富,功能越来越复杂,精度越来越高(一般在ps的数量级)。Xilinx芯片主要集成的是DLL,而Altera芯片集成的是PLL。Xilinx芯片DLL的模块名称为CLKDLL,在高端FPGA中,CLKDLL的增强型模块为DCM(Digital Clock Manager)。
Altera芯片的PLL模块也分为增强型PLL(Enhanced PLL)和高速(Fast PLL)等。这些时钟模块的生成和配置方法一般分为两种,一种是在HDL代码和原理图中直接实例化,另一种方法是在IP核生成器中配置相关参数,自动生成IP。Xilinx的IP核生成器叫Core Generator,另外在Xilinx ISE 5.x版本中通过Archetecture Wizard生成DCM模块。Altera的IP核生成器叫做MegaWizard。另外可以通过在综合、实现步骤的约束文件中编写约束属性完成时钟模块的约束。
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myworld623
上個有關evoke和induce的圖:
http://ccn.ucla.edu/wiki/images/f/fb/Tallon-Baudry_TICS_1999.pdf
不明白,顶个
tobebestmyself
AalizZWell
bjjaibrain
frankcong 发表于
15:10 static/image/common/back.gif
下面是我的一点思考,感谢大家指正。
锁时和锁相,是产生于对很多次试验进行平均,二者是相关的。
ERP是锁 ...
AalizZWell
xulei 发表于
11:39 static/image/common/back.gif
我们必须从能量和相位两个角度理解EEG数据,因此,关于这个讨论就要落实到下面这张图
锁时和锁相&&ERDERS& &学习了
AalizZWell
frankcong 发表于
15:10 static/image/common/back.gif
下面是我的一点思考,感谢大家指正。
锁时和锁相,是产生于对很多次试验进行平均,二者是相关的。
ERP是锁 ...
更系统的介绍,学习
AalizZWell
sisi 发表于
19:18 static/image/common/back.gif
同意楼上的观点
锁时和锁相并不是和ERP以及频谱分析相对应的
“锁时和锁相并不是和ERP以及频谱分析相对应的”,学习
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