什么是mos触发器
什么是mos触发器
08-10-04 &匿名提问
1．数字逻辑基础
数字信号与模拟信号、数字电路的含义、研究对象、特点与应用。
常用数制（十进制、二进制、十六进制）之间的相互转换。
常用码制（8421BCD码、余三码、循环码）。
2．逻辑门电路
晶体二/三极管开关特性
分立元件逻辑门电路（与门、或门、非门）。
电路结构、工作原理、电压传输特性、输入/输出特性、主要参数及其测量方法。TTL门电路的其它类型，了解其他逻辑功能门，熟悉OC门、TSL门的逻辑功能和应用。TTL门电路产品型号知识。
MOS管的特性及主要特点，CMOS反相器，CMOS门电路的工作原理及性能特点，CMOS传输门及模拟开关，CMOS电路产品型号知识。TTL与CMOS电路的使用知识及相互连接。
3．组合逻辑电路的分析与设计
逻辑代数中的三种基本运算，逻辑与、或、非及其含义。
逻辑函数及其表示方法，基本逻辑运算，逻辑函数的相等。
逻辑代数的基本公式、常用公式、基本定理。
逻辑代数的公式化简法，化简的意义和最简的概念，公式法化简。
逻辑代数的卡诺图化简法，最小项及最小项表达式，卡诺图化简法，具有无关项逻辑函数的化简。
组合逻辑电路的特点和分析方法、设计方法。
4．常用组合逻辑功能器件
编码器、译码器和显示电路
二进制编码器、译码器，二—十进制编码/译码器，中规模集成优先八—三线编码/译码器电路及其应用。数字显示译码器。常用半导体显示电路及驱动电路（录像片：常用显示器件）。
数据选择器、数据分配器
数值比较器、加法器（录像片：常用组合逻辑电路的应用）
用中规模集成电路设计组合电路
组合逻辑电路中的竞争冒险及其消除方法（录像片：竞争冒险与消除）。
基本RS触发器的电路结构、动作特点、逻辑功能及描述。
同步RS触发器的电路结构、动作特点、逻辑功能及描述。
主从式触发器的电路结构、动作特点，JK触发器的逻辑功能及描述，直接置0和置1，主从JK触发器的一次性翻转现象
边沿触发式触发器的动作特点，维持阻塞D触发器的工作原理、动作特点、逻辑功能及描述，负沿触发的JK触发器。
触发器的分类及其逻辑功能的描述和转换。
了解触发器的动态特性。 　
6．时序逻辑电路的分析与设计
时序电路的特点和逻辑功能分析方法
时序逻辑电路的设计方法
7．常用时序逻辑功能器件
常用时序逻辑电路
计数器，重点为逻辑功能，以MSI器件为主
二进制计数器，异步、同步、加、减、可逆
十进制计数器，同步、异步
N进制计数器的构成方法
寄存器和移位寄存器，重点为MSI器件逻辑功能及应用。
移位寄存器型计数器
顺序脉冲发生器
8．半导体存储器和可编程逻辑器件
半导体存储器
MOS随机存取存贮器（RAM）的电路构成、工作原理，RAM的字扩展、位扩展、字位扩展
只读存贮器（ROM）的电路构成、工作原理，用EPROM实现组合逻辑函数
可编程逻辑器件，GAL的工作原理和使用方法，其它PLD器件。
9． 脉冲波形的产生与变换
了解集成门构成的单稳态触发器的工作特点、参数计算，熟悉集成单稳态触发器
熟悉多谐振荡器的工作特点、参数，了解集成门构成的RC环形振荡器、石英晶体振荡器。
了解施密特触发器的工作原理、回差，门电路组成的施密特触发器和集成施密特触发器
555集成定时器的工作原理及其应用举例
10． D/A转换与A/D转换
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　触发器（trigger）是个特殊的存储过程，它的执行不是由程序调用，也不是手工启动，而是由个事件来触发，比如当对一个表进行操作（ insert，delete， update）时就会激活它执行。触发器经常用于加强数据的完整性约束和业务规则等。 触发器可以从 DBA_TRIGGERS ，USER_TRIGGERS 数据字典中查到。　　触发器可以查询其他表，而且可以包含复杂的 SQL 语句。它们主要用于强制服从复杂的业务规则或要求。例如：您可以根据客户当前的帐户状态，控制是否允许插入新订单。　　触发器也可用于强制引用完整性，以便在多个表中添加、更新或删除行时，保留在这些表之间所定义的关系。然而，强制引用完整性的最好方法是在相关表中定义主键和外键约束。如果使用数据库关系图，则可以在表之间创建关系以自动创建外键约束。　　创建触发器的SQL语法　　DELIMITER |　　CREATE TRIGGER `&databaseName&`.`&triggerName&`　　& [ BEFORE | AFTER ] & & [ INSERT | UPDATE | DELETE ] &　　ON &tableName&　　FOR EACH ROW　　BEGIN　　--do something　　END |　　触发器的优点　　触发器可通过数据库中的相关表实现级联更改；不过，通过级联引用完整性约束可以更有效地执行这些更改。触发器可以强制比用 CHECK 约束定义的约束更为复杂的约束。与 CHECK 约束不同，触发器可以引用其它表中的列。例如，触发器可以使用另一个表中的 SELECT 比较插入或更新的数据，以及执行其它操作，如修改数据或显示用户定义错误信息。触发器也可以评估数据修改前后的表状态，并根据其差异采取对策。一个表中的多个同类触发器（INSERT、UPDATE 或 DELETE）允许采取多个不同的对策以响应同一个修改语句。　　比较触发器与约束　　约束和触发器在特殊情况下各有优势。触发器的主要好处在于它们可以包含使用 Transact-SQL 代码的复杂处理逻辑。因此，触发器可以支持约束的所有功能；但它在所给出的功能上并不总是最好的方法。实体完整性总应在最低级别上通过索引进行强制，这些索引或是 PRIMARY KEY 和 UNIQUE 约束的一部分，或是在约束之外独立创建的。假设功能可以满足应用程序的功能需求，域完整性应通过 CHECK 约束进行强制，而引用完整性 (RI) 则应通过 FOREIGN KEY 约束进行强制。在约束所支持的功能无法满足应用程序的功能要求时，触发器就极为有用。　　例如：除非 REFERENCES 子句定义了级联引用操作，否则 FOREIGN KEY 约束只能以与另一列中的值完全匹配的值来验证列值。　　CHECK 约束只能根据逻辑表达式或同一表中的另一列来验证列值。如果应用程序要求根据另一个表中的列验证列值，则必须使用触发器。　　约束只能通过标准的系统错误信息传递错误信息。如果应用程序要求使用（或能从中获益）自定义信息和较为复杂的错误处理，则必须使用触发器。　　触发器可通过数据库中的相关表实现级联更改；不过，通过级联引用完整性约束可以更有效地执行这些更改。　　触发器可以禁止或回滚违反引用完整性的更改，从而取消所尝试的数据修改。当更改外键且新值与主键不匹配时，此类触发器就可能发生作用。例如，可以在 titleauthor.title_id 上创建一个插入触发器，使它在新值与 titles.title_id 中的某个值不匹配时回滚一个插入。不过，通常使用 FOREIGN KEY 来达到这个目的。　　如果触发器表上存在约束，则在 INSTEAD OF 触发器执行后但在 AFTER 触发器执行前检查这些约束。如果约束破坏，则回滚 INSTEAD OF 触发器操作并且不执行 AFTER 触发器。　　触发器到底可不可以在视图上创建 在 SQL Server(TM) 联机丛书中，是没有说触发器不能在视图上创建的， 并且在语法解释中表明：　　在 CREATE TRIGGER 的 ON 之后可以是视图。然而，事实似乎并不是如此，很多专家也说触发器不能在视图上创建。我也专门作了测试，的确如此，不管是普通视图还是索引视图，都无法在上面创建触发器，真的是这样吗？请点击详细，但是无可厚非的是：当在临时表或系统表上创建触发器时会遭到拒绝。 深刻理解 FOR CREATE TRIGGER 语句的 FOR 关键字之后可以跟 INSERT、UPDATE、DELETE 中的一个或多个，也就是说在其它情况下是不会触发触发器的， 包括 SELECT、TRUNCATE、WRITETEXT、UPDATETEXT。相关内容一个有趣的应用我们看到许多注册系统在注册后都不能更改用户名，但这多半是由应用程序决定的， 如果直接打开数据库表进行更改，同样可以更改其用户名, 在触发器中利用回滚就可以巧妙地实现无法更改用户名……详细内容 触发器内部语句出错时…… 这种情况下，前面对数据更改操作将会无效。举个例子，在表中插入数据时触发触发器，而触发器内部此时发生了运行时错误，那么将返回一个错误值，并且拒绝刚才的数据插入。不能在触发器中使用的语句 触发器中可以使用大多数 T-SQL 语句，但如下一些语句是不能在触发器中使用的。　　CREATE 语句，如：CREATE DATABASE、CREATE TABLE、CREATE INDEX 等。　　ALTER 语句，如：ALTER DATABASE、ALTER TABLE、ALTER INDEX 等。　　DROP 语句，如：DROP DATABASE、DROP TABLE、DROP INDEX 等。　　DISK 语句，如：DISK INIT、DISK RESIZE。　　LOAD 语句，如：LOAD DATABASE、LOAD LOG。　　RESTORE 语句，如：RESTORE DATABASE、RESTORE LOG。　　RECONFIGURE　　TRUNCATE TABLE 语句在sybase的触发器中不可使用！　　慎用触发器触发器功能强大，轻松可靠地实现许多复杂的功能，为什么又要慎用呢。触发器本身没有过错，但由于我们的滥用会造成数据库及应用程序的维护困难。在数据库操作中，我们可以通过关系、触发器、存储过程、应用程序等来实现数据操作…… 同时规则、约束、缺省值也是保证数据完整性的重要保障。如果我们对触发器过分的依赖，势必影响数据库的结构，同时增加了维护的复杂程序.[编辑本段]数字电路领域名词　　学名“双稳态多谐振荡器（Bistable Multivibrator）”。触发器（Flip Flop）是一种可以存储电路状态的电子元件。最简单的是由两个或非门，两个输入端和两个输出端组成的RS触发器（见图）。复杂一些的有带时钟（CLK）段和D（Data）端，在CLK端为高电平时跟随D端状态，而在CLK端变为低电平的瞬间锁存信号的D触发器。更常用的是两个简单D触发器级联而成的在时钟下跳沿所存信号的边缘D触发器，广泛应用于计数器、运算器、存储器等电子部件。　　触发器的电路结构和逻辑功能：　　逻辑功能，是指触发器的次态和现态及输入信号之间在稳态下的逻辑关系。这种逻辑关系可以用特性表、特性方程或状态转换图给出。　　根据逻辑功能的不同特点，把触发器分为RS、JK、T、D等几种类型。　　 电路结构，是指电路中门电路的种类及组合方式。　　基本RS触发器、同步RS触发器、主从触发器、边缘触发器等是指电路结构的不同形式。由于电路结构形式的不同，带来了各不相同的动作特点。　　同一种逻辑功能的触发器可以用不同的电路结构实现。反过来说，用同一种电路结构形式可以作成不同逻辑功能的触发器。　　触发器的类型：　　按逻辑功能不同分为：RS触发器、D触发器、JK触发器、T触发器。　　按触发方式不同分为：电平触发器、边沿触发器和主从触发器。　　按电路结构不同分为：基本RS触发器和钟控触发器。　　按存储数据原理不同分为：静态触发器和动态触发器。　　按构成触发器的基本器件不同分为：双极型触发器和MOS型触发器。　　照明配件　　用于高强度气体放电灯(H.I.D)的启动,型号繁多.由于高强度气体放电灯启动时需要一个高电压来使气体电离进入等离子态，因而需要一个高压发生器做为启动器。这就是触发器早期的机械型触发器已经淘汰。现在绝大多数触发器都是使用可控硅或高压触发二极管的电子触发器，常用的型号有：OSRAM 的 CD-7 飞利浦的 SI51 SN58 爱伦的ALK400等
请登录后再发表评论!钟控神经元MOS晶体管的改进HSPICE宏模型--《固体电子学研究与进展》2007年03期
钟控神经元MOS晶体管的改进HSPICE宏模型
【摘要】：为了解决传统钟控神经元MOSSPICE模型无法进行连续若干个周期瞬态分析的问题,提出了一种改进的钟控神经元MOSSPICE子电路宏模型,采用HSPICE对器件进行了建模,并对模型进行了验证。验证结果表明,改进的模型既适用于普通神经元MOS,可以进行直流特性扫描分析,也可以进行瞬态特性分析;由于模型具有自动"记忆"预充电阶段输入端电平的功能,因此即使在不同的周期输入端所接固定电平不同,也可以进行连续任意个周期的瞬态特性仿真,从而使改进的模型具有更大的灵活性和实用性。
【作者单位】：
【关键词】：
【基金】：
【分类号】：TN386.1【正文快照】：
1引言神经元MOS晶体管是日本东北大学柴田直博士和大见忠弘博士基于晶体管功能度的提高,尤其是智能化的概念而提出的一种新型器件[1],而钟控神经元MOS则是神经元MOS的改进结构。但是电路仿真软件SPICE中没有神经元MOS晶体管及其改进结构的模型,为了方便电路设计,相关研究人员
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ELECTRONIC CIRCUIT（35）
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现代单片机主要是采用CMOS工艺制成的。
1、MOS管 &&&& MOS管又分为两种类型：N型和P型。如下图所示：
&&&&& 以N型管为例，2端为控制端，称为&栅极&；3端通常接地，称为&源极&；源极电压记作Vss，1端接正电压，称为&漏极&，漏极电压记作VDD。要使1端与3端导通，栅极2上要加高电平。&&&&&& 对P型管，栅极、源极、漏极分别为5端、4端、6端。要使4端与6端导通，栅极5要加低电平。&&&&&& 在CMOS工艺制成的逻辑器件或单片机中，N型管与P型管往往是成对出现的。同时出现的这两个CMOS管，任何时候，只要一只导通，另一只则不导通（即&截止&或&关断&），所以称为&互补型CMOS管&。
2、CMOS逻辑电平
高速CMOS电路的电源电压VDD通常为+5V；Vss接地，是0V。
高电平视为逻辑&1&，电平值的范围为：VDD的65%～VDD（或者VDD-1.5V～VDD）
低电平视作逻辑&0&，要求不超过VDD的35%或0～1.5V。
+1.5V～+3.5V应看作不确定电平。在硬件设计中要避免出现不确定电平。
近年来，随着亚微米技术的发展，单片机的电源呈下降趋势。低电源电压有助于降低功耗。VDD为3.3V的CMOS器件已大量使用。在便携式应用中，VDD为2.7V，甚至1.8V的单片机也已经出现。将来电源电压还会继续下降，降到0.9V，但低于VDD的35%的电平视为逻辑&0&，高于VDD的65%的电平视为逻辑&1&的规律仍然是适用的。
非门（反向器）是最简单的门电路，由一对管组成。其工作原理如下：
端为高电平时，型管截止，型管导通，输出端的电平与保持一致，输出低电平；端为低电平时，型管导通，型管截止，输出端的电平与DD一致，输出高电平。
与非门工作原理：
①、、输入均为低电平时，、管导通，、管截止，端电压与DD一致，输出高电平。
②、输入高电平，输入低电平时，、管导通，、管截止，端电位与管的漏极保持一致，输出高电平。
③、输入低电平，输入高电平时，情况与②类似，亦输出高电平。
④、、输入均为高电平时，、管截止，、管导通，端电压与地一致，输出低电平。
或非门工作原理：
①、、输入均为低电平时，、管导通，、管截止，端电压与DD一致，输出高电平。
②、输入高电平，输入低电平时，、管导通，、管截止，端输出低电平。
③、输入低电平，输入高电平时，情况与②类似，亦输出低电平。
④、、输入均为高电平时，、管截止，、管导通，端电压与地一致，输出低电平。
&&&&&&& 将上述&与非&门、&或非&门逻辑符号的输出端的小圆圈去掉，就成了&与&门、&或&门的逻辑符号。而实现&与&、&或&功能的电路图则必须在输出端加上一个反向器，即加上一对管，因此，&与&门实际上比&与非&门复杂，延迟时间也长些，这一点在电路设计中要注意。
三态门的工作原理：
当控制端为&&时，型管导通，同时，端电平通过反向器后成为低电平，使型管导通，输入端的电平状况可以通过、管到达输出端。
当控制端为&&时，、管都截止，输入端的电平状况无法到达输出端，输出端呈现高电阻的状态，称为&高阻态&。
这个器件也称作&带控制端的传输门&。带有一定驱动能力的三态门也称作&缓冲器&，逻辑符号是一样的。
&&&&&&& 从CMOS等效电路或者真值表、逻辑表达式上都可以看出，把&0&和&1&换个位置，&与非&门就变成了&或非&门。对于&1&有效的信号是&与非&关系，对于&0&有效的信号是&或非&关系。
&&&&&& 上述图中画的逻辑器件符号均是正逻辑下的输入、输出关系，即对&1&（高电平）有效而言。而单片机中的多数控制信号是按照负有效（低电平有效）定义的。例如片选信号CS（Chip Select），指该信号为&0&时具有字符标明的意义，即该信号为&0&表示该芯片被选中。因此，&或非&门的逻辑符号也可以画成下图。
7、组合逻辑电路
&&&&&& &与非&门、&或非&门等逻辑电路的不同组合可以得到各种组合逻辑电路，如译码器、解码器、多路开关等。&&&&&& 组合逻辑电路的实现可以使用现成的集成电路，也可以使用可编程逻辑器件，如PAL、GAL等实现。
参考知识库
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(1)(1)(1)(5)(2)(1)(1)(1)(2)(1)(1)(1)(3)(7)(1)(4)(5)(7)(6)(8)(34)数字逻辑设计与VHDL描述（第2版）(徐惠民)【电子书籍下载 epub txt pdf doc 】
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机械工业出版社
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数字逻辑设计与VHDL描述（第2版）《数字逻辑设计与VHDL描述（第2版）》是为适应21世纪需要而编写的“数字逻辑设计与VHDL描述”教材。《数字逻辑设计与VHDL描述》在保留“数字电路与逻辑设计”的系统性和完整性基础上，详细介绍了用VHDL硬件描述语言对数字电路和系统进行描述和设计的方法。全书包括数字逻辑设计基础，以CMOS为主的数字集成电路，组合电路的分析、设计和描述，时序电路的分析、设计和描述，可编程逻辑器件，数字系统的描述和设计。《数字逻辑设计与VHDL描述》最后提供了数字逻辑电路实验和课程设计题目。全书强调基本概念和基本方法，每章都有相当数量的习题。　　《数字逻辑设计与VHDL描述（第2版）》可作为高等院校通信与信息专业的教材，也可供相关技术人员培训使用。第1章　数制与编码1.1　进位计数制1.1.1　基数和权1.1.2　2n进制数之间的转换1.1.3　十进制数和2n进制数之间的转换1.2　二-十进制编码1.2.1　几种二-十进制编码1.2.2　二-十进制代码的加法1.3　格雷(Gray)码1.4　差错检测码1.4.1　奇偶校验码1.4.2　五中取二码和六中取二码1.5　习题第2章　逻辑代数基础2.1　基本概念2.1.1　逻辑变量和逻辑函数2.1.2　基本逻辑运算2.1.3　导出逻辑运算2.1.4　逻辑函数的表示方法2.2　逻辑代数的定理和规则2.2.1　逻辑代数的基本定律2.2.2　常用公式2.2.3　展开定理2.2.4　逻辑代数的三个规则2.3　逻辑函数的标准表达式2.3.1　标准"与或"式2.3.2　标准"或与"式2.3.3　不完全确定的逻辑函数2.4　逻辑函数的化简方法2.4.1　逻辑函数式的化简目标2.4.2　代数化简法2.4.3　卡诺图法化简逻辑函数2.5　习题第3章　集成逻辑门电路3.1　概述3.1.1　电压电平3.1.2　正逻辑和负逻辑3.2　MOS晶体管3.2.1　MOS晶体管的分类3.2.2　MOS管的三个工作区3.2.3　MOS管的开关时间3.3　CMOS反相器3.3.1　CMOS反相器的结构及工作原理3.3.2　CMOS反相器的电压传输特性3.3.3　CMOS反相器的功耗3.3.4　CMOS反相器的开关时间3.4　CMOS其他逻辑门电路3.4.1　CMOS与非门3.4.2　CMOS或非门3.4.3　门的输入端数的扩展3.4.4　缓冲门、与门及或门3.4.5　CMOS与或非门和异或门3.4.6　CMOS传输门3.5　CMOS集成电路的输出结构3.5.1　推挽输出3.5.2　三态输出3.5.3　漏极开路输出3.5.4　施密特触发器3.6　CMOS逻辑系列3.6.1　HC和HCT系列3.6.2　VHC和VHCT3.6.3　FAC和FACT3.6.4　CMOS电路使用中应注意的问题3.7　双极型集成逻辑电路3.7.1　晶体三极管非门3.7.2　肖特基晶体三极管3.8　TTL逻辑门电路3.8.1　TTL与非门电路3.8.2　LSTTL或非门3.8.3　TTL系列3.8.4　TTL电路使用中注意的问题3.9　ECL逻辑电路3.9.1　基本ECL电路3.9.2　ECL系列3.9.3　ECL电路使用中应注意的问题3.10　逻辑门的混合逻辑符号3.10.1　缓冲门的混合逻辑符号3.10. 2　与门和与非门的混合逻辑符号3.10.3　或门及或非门的混合逻辑符号3.11　习题第4章　组合逻辑电路4.1　组合逻辑电路的分析4.1.1　组合逻辑电路的分析步骤4.1.2　分析举例4.2　中规模组合逻辑电路4.2.1　编码器4.2.2　译码器4.2.3　数据选择器4.2.4　加法器4.2.5　数值比较器4.2.6　奇偶校验器4.3　组合逻辑电路的综合4.3.1　组合逻辑电路的综合方法4.3.2　组合逻辑电路设计举例4.4　组合逻辑电路中的竞争与冒险4.4.1　冒险的分类4.4.2　冒险的检查及消除4.5　习题第5章　VHDL描述组合逻辑电路5.1　硬件描述语言VHDL5.1.1　设计过程5.1.2　VHDL语言的基本特点5.2　VHDL描述的基本结构5.2.1　实体描述5.2.2　结构体描述5.3　数据类型、运算符和表达式5.3.1　枚举类型5.3.2　数组类型5.3.3　子类型5.3.4　VHDL运算符5.3.5　常量的定义5.3.6　VHDL表达式5.4　VHDL的库和包5.4.1　VHDL库的种类和使用5.4.2　程序包5.4.3　库和程序包的引用5.4.4　函数和过程5.5　并行处理语句5.5.1　并行赋值语句5.5.2　条件赋值语句5.5，3　选择信号赋值语句5.6　顺序描述语句5.6.1　PROCESS语句5.6.2　信号和变量赋值语句5.6.3　分支语句5.6.4　循环语句5.7　结构描述语句5.7.1　部件声明语句5.7.2　部件描述语句5.7.3　重复部件的描述5.8　VHDL描述组合逻辑电路5.8.1　译码电路的描述5.8.2　三态门的描述5.8.3　编码器的描述5.9　习题第6章　集成触发器6.1　触发器的基本特性及其记忆作用6.2　电位型触发器6.2.1　基本RS触发器6.2.2　带使能端的RS触发器6.2.3　D触发器6.2.4　锁存器6.3　时钟控制的集成触发器6.3.1　主从触发器6.3.2　T触发器6.3.3　边沿触发器6.4　触发器的逻辑符号6.5　CMOS触发器6.5.1　带使能端D触发器6.5.2　CMOS主从D触发器6.5.3　CMOSJK触发器6.6　集成触发器的时间参数6.6.1　建立时间和保持时间6.6.2　时钟信号的时间参数6.7　触发器的VHDL描述6.7.1　电位型触发器的VHDL描述6.7.2　钟控型触发器的描述6.8　习题第7章　时序逻辑电路的分析、设计和描述7.1　时序电路基础7.1.1　同步时序电路的分类和描述7.1.2　常用时序电路7.2　常用同步时序电路的分析7.2.1　同步时序电路分析的步骤7.2.2　同步计数器的分析7.2.3　移位寄存器及其应用电路的分析7.3　常用时序电路的设计7.3.1　基本的设计步骤7.3.2　同步计数器的设计7.3.3　序列信号发生器7.3.4　M序列发生器7.4　异步计数器7.4.1　异步计数器的基本形式7.4.2　异步计数器的分析7.5　中规模时序集成电路7.5.1　中规模集成计数器7.5.2　中规模计数器的应用7.5.3　中规模移位寄存器7.5.4　中规模移位寄存器的应用7.5.5　时序部件的VHDL描述7.6　一般时序电路的分析和设计7.6.1　一般时序电路的分析7.6.2　一般时序电路的设计7.6.3　时序机的VHDL描述7.7　习题第8章　可编程逻辑器件8.1　概述8.1.1　专用集成电路的分类8.1.2　PLD的基本结构8.1.3　PLD电路的表示方法8.1.4　PLD的分类8.1.5　PLD的性能特点8.2　只读存储器ROM8.2.1　ROM的逻辑结构8.2.2　ROM的分类8.2.3　ROM的应用8.3　可编程阵列逻辑(PAL)8.3.1　PAL的基本结构8.3.2　PAL16L8的逻辑结构图及应用8.4　通用阵列逻辑(GAL)8.4.1　GAL的性能特点8.4.2　GAL的结构8.4.3　输出逻辑宏单元OLMC8.5　可擦除可编程的逻辑器件(EPLD)8.5.1　MAX7000系列器件的结构8.5.2　宏单元(MACROCELL)8.5.3　扩展乘积项8.5.4　PIA和I／O控制块8.5.5　EPM7128S应用举例8.6　复杂的可编程逻辑器件(CPLD)8.6.1　FLEX 10K器件的结构8.6.2　嵌入阵列块(EAB)8.6.3　逻辑阵列块(LAB)8.6.4　逻辑单元(LE)8.6.5　快速通道互连8.6.6　输入输出单元(IOE)8.7　现场可编程门阵列(FPGA)的特点8.7.1　FPGA的基本结构8.7.2　FPGA的特点8.8　习题第9章　数字系统设计9.1　层次化结构设计9.1.1　设计的层次9.1.2　系统结构的分解9.2　自顶向下设计方法9.2.1　自顶向下设计方法的基本设计过程9.2.2　数字系统的基本划分9.3　复数运算器的设计9.3.1　设计要求9.3.2　确定系统接口9.3.3　系统划分9.3.4　系统描述9.4　习题第10章　数字逻辑电路实验10.1　数字逻辑电路实验的基本知识10.1.1　数字集成电路器件简介10.1.2　数字逻辑电路的测试10.1.3　数字电路常见故障的查找与排除10.1.4　实验报告的撰写10.2　数字电路的基本实验10.2.1　实验一　常用数字仪表的使用10.2，2　实验二　逻辑门的电压传输特性及参数测量10.2.3　实验三　组合逻辑电路的应用(一)10.2.4　实验四　组合逻辑电路的应用(二)10.2.5　实验五　触发器及移位寄存器的应用10.2.6　实验六　MSI计数器的应用10.3　MAX+plusII软件开发系统及其安装10.3.1　MAX+plusII的安装10.3.2　启动MAX+plusII10.4　MAX+plusII设计平台的使用方法10.4.1　设计输入10.4.2　设计编译10.4.3　设计验证10.4.4　器件编程10.5　可编程逻辑器件实验10.5.1　EPM7128S的管脚图及主要电气参数10.5.2　用VHDL设计PLD的实验10.6　数字系统设计课题10.6.1　课题一　交通灯控制器10.6.2　课题二　三层电梯控制器10.6.3　课题三　乒乓游戏机10.6.4　课题四　数字频率计10.6.5　课题五　数字锁10.6.6　课题六　数字日历10.6.7　课题七　数字钟10.6.8　课题八　智能函数发生器10.6.9　课题九　智能竞赛抢答器10.6.10　课题十　数据采集与监测系统参考文献}