摘自一位网友的"http://blog.chinaunix.net/uid--id-3218353.html"
这个电阻有两个作用，第一是阻抗匹配。因为信号源的阻抗很低，跟信号线之间阻抗不匹配，串上一个电阻后，可改善匹配情况，以减少反射，避免振荡等。
第二是可以减少信号边沿的陡峭程度，从而减少高频噪声以及过冲等。因为串联的电阻，跟信号线的分布电容以及负载的输入电容等形成一个RC电路，这样就会降低信号边沿的陡峭程度。大家知道，如果一个信号的边沿非常陡峭，含有大量的高频成分，将会辐射干扰，另外，也容易产生过冲。
&&& 通常，在高速信号线中才考虑使用这样的电阻。在低频情况下，一般是直接连接
怎样理解阻抗匹配
阻抗匹配是指信号源或者传输线跟负载之间的一种合适的搭配方式。阻抗匹配分为低频和高频两种情况讨论。
我们先从直流电压源驱动一个负载入手。由于实际的电压源，总是有内阻的（请参看输出阻抗一问），我们可以把一个实际电压源，等效成一个理想的电压源跟一个电阻r串联的模型。假设负载电阻为R，电源电动势为U，内阻为r，那么我们可以计算出流过电阻R的电流为：I=U/(R+r)，可以看出，负载电阻R越小，则输出电流越大。负载R上的电压为：Uo=IR=U/[1+(r/R)]，可以看出，负载电阻R越大，则输出电压Uo越高。再来计算一下电阻R消耗的功率为：
P=I2&R=[U/(R+r)]2&R=U2&R/(R2+2&R&r+r2)
=U2&R/[(R-r)2+4&R&r]
=U2/{[(R-r)2/R]+4&r}
对于一个给定的信号源，其内阻r是固定的，而负载电阻R则是由我们来选择的。注意式中[(R-r)2/R]，当R=r时，[(R-r)2/R]可取得最小值0，这时负载电阻R上可获得最大输出功率Pmax=U2/(4&r)。即，当负载电阻跟信号源内阻相等时，负载可获得最大输出功率，这就是我们常说的阻抗匹配之一。对于纯电阻电路，此结论同样适用于低频电路及高频电路。当交流电路中含有容性或感性阻抗时，结论有所改变，就是需要信号源与负载阻抗的的实部相等，虚部互为相反数，这叫做共扼匹配。在低频电路中，我们一般不考虑传输线的匹配问题，只考虑信号源跟负载之间的情况，因为低频信号的波长相对于传输线来说很长，传输线可以看成是&短线&，反射可以不考虑（可以这么理解：因为线短，即使反射回来，跟原信号还是一样的）。从以上分析我们可以得出结论：如果我们需要输出电流大，则选择小的负载R；如果我们需要输出电压大，则选择大的负载R；如果我们需要输出功率最大，则选择跟信号源内阻匹配的电阻R。有时阻抗不匹配还有另外一层意思，例如一些仪器输出端是在特定的负载条件下设计的，如果负载条件改变了，则可能达不到原来的性能，这时我们也会叫做阻抗失配。
在高频电路中，我们还必须考虑反射的问题。当信号的频率很高时，则信号的波长就很短，当波长短得跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不相等（即不匹配）时，在负载端就会产生反射。为什么阻抗不匹配时会产生反射以及特征阻抗的求解方法，牵涉到二阶偏微分方程的求解，在这里我们不细说了，有兴趣的可参看电磁场与微波方面书籍中的传输线理论。传输线的特征阻抗（也叫做特性阻抗）是由传输线的结构以及材料决定的，而与传输线的长度，以及信号的幅度、频率等均无关。
例如，常用的闭路电视同轴电缆特性阻抗为75&O，而一些射频设备上则常用特征阻抗为50&O的同轴电缆。另外还有一种常见的传输线是特性阻抗为300&O的扁平平行线，这在农村使用的电视天线架上比较常见，用来做八木天线的馈线。因为电视机的射频输入端输入阻抗为75&O，所以300&O的馈线将与其不能匹配。实际中是如何解决这个问题的呢？不知道大家有没有留意到，电视机的附件中，有一个300&O到75&O的阻抗转换器（一个塑料封装的，一端有一个圆形的插头的那个东东，大概有两个大拇指那么大）。它里面其实就是一个传输线变压器，将300&O的阻抗，变换成75&O的，这样就可以匹配起来了。这里需要强调一点的是，特性阻抗跟我们通常理解的电阻不是一个概念，它与传输线的长度无关，也不能通过使用欧姆表来测量。为了不产生反射，负载阻抗跟传输线的特征阻抗应该相等，这就是传输线的阻抗匹配。如果阻抗不匹配会有什么不良后果呢？如果不匹配，则会形成反射，能量传递不过去，降低效率；会在传输线上形成驻波（简单的理解，就是有些地方信号强，有些地方信号弱），导致传输线的有效功率容量降低；功率发射不出去，甚至会损坏发射设备。如果是电路板上的高速信号线与负载阻抗不匹配时，会产生震荡，辐射干扰等。
当阻抗不匹配时，有哪些办法让它匹配呢？第一，可以考虑使用变压器来做阻抗转换，就像上面所说的电视机中的那个例子那样。第二，可以考虑使用串联/并联电容或电感的办法，这在调试射频电路时常使用。第三，可以考虑使用串联/并联电阻的办法。一些驱动器的阻抗比较低，可以串联一个合适的电阻来跟传输线匹配，例如高速信号线，有时会串联一个几十欧的电阻。而一些接收器的输入阻抗则比较高，可以使用并联电阻的方法，来跟传输线匹配，例如，485总线接收器，常在数据线终端并联120欧的匹配电阻。
为了帮助大家理解阻抗不匹配时的反射问题，我来举两个例子：假设你在练习拳击&&打沙包。如果是一个重量合适的、硬度合适的沙包，你打上去会感觉很舒服。但是，如果哪一天我把沙包做了手脚，例如，里面换成了铁沙，你还是用以前的力打上去，你的手可能就会受不了了&&这就是负载过重的情况，会产生很大的反弹力。相反，如果我把里面换成了很轻很轻的东西，你一出拳，则可能会扑空，手也可能会受不了&&这就是负载过轻的情况。另一个例子，不知道大家有没有过这样的经历：就是看不清楼梯时上/下楼梯，当你以为还有楼梯时，就会出现&负载不匹配&这样的感觉了。当然，也许这样的例子不太恰当，但我们可以拿它来理解负载不匹配时的反射情况。
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如何最大限度减少线缆设计中的串扰
如何最大限度减少线缆设计中的串扰
& 德州仪器
最近在做一个项目时，我不得不对几组电子电线进行重新布线，让它们远离越野车的发电机，因为电容耦合产生的噪声可从发电机进入电线。这个项目让我想起了在通过电线、带状线缆或板对板连接器路由相互之间相邻信号时所遇到的类似情况。
正如采用绝缘体隔离的任何其它导体一样，任何相邻布线的两条电线都会在其之间产生电容。根据所用的线规和绝缘体材料，大部分标准带状线缆及电线会在电线之间产生 10 至 50 pF/ft 的电容，如下图 1 所示。
图 1. 带状线缆中相邻电线间的电容
由于信号会相互干扰，两条信号线之间的电容会引起信号延迟、噪声耦合或瞬态电压。
图 2 是电缆电容在通用双线开漏通信总线中引起大量瞬态电压的实例。右图是&开始&命令与左图前几个时钟脉冲的放大图。
图 2. 带状线缆的电容耦合
使用三英尺长的线缆路由两个相邻通信信号时，会出现图 2 中的结果。这会导致两个信号间的电容超过 50pF。
由于该电容的存在，在一个信号产生变化时，可导致另一个信号产生电压瞬变。其产生的原因是，当一个信号电平发生变化时线缆电容需要瞬态电流在信号间流动。
静态信号上出现的瞬态电压强度取决于线缆电感以及信号驱动器提供所需瞬态电流的能力。在这种情况下，由于耦合引起的瞬态电压非常高，超过了可导致数据损坏的逻辑电平阀值，因此通信无法成功进行。
在信号间安放一根或多根 GND 线，会减少其间的电容，如图 3 所示。这种方法可降低信号间的电容，但同时会导致来自每个信号的 GND 电容。GND 电容会引起信号延迟与数字边界环绕，但只要影响不太严重，通常不会导致通信故障。
图 3. 采用 GND 分离信号
图 4 显示了在我对其进行修改 & 在信号线之间添加两个 GND 信号后的通信信号效果。改动后信号间电容降至约 10pF。这样，瞬态电压得到了显著降低，通信获得了成功。
图 4. 通过降低电容实现成功的通信
总之，在设计线缆、电线以及 PCB 路由设计方案时要注意杂散电容耦合的影响。在需要较长线缆的应用中，应选择电容较低的线缆，并通常需要在两个可能相互耦合的信号间加入一个或多个 ac GND 信号。
如果您希望更深入地了解该主题，敬请查看下列更多参考信息：
《》应用手册；
《》《模拟应用期刊》文章；
《》应用报告；
《》应用报告；
《》应用报告。
阅读原文, 请参见:
以往的经验，减少串扰有几种办法：1，增加信号路径之间的间距，一般间距为线宽的3倍以上，串扰可以减少70%以上；2，使耦合长度尽量短，越长影响越大；3，减小信号路径的特性阻抗；4，使用介电常数较低的叠层。暂时了解的就这么多，本帖对串扰进行如此紧密的试验而得出的结论是我们值得学习和借鉴的
这种方式和多层pcb设计同理，用电源或地层达到屏蔽作用，但是线缆还可以考虑自身的屏蔽能力，如使用带有屏蔽设计的线缆等。图中的GND电缆不知道是什么意思，同样的电缆接地？如果是这样，为什么不换用屏蔽电缆呢？
EMI个非常令人头疼，却又是每个工程师是不得不面对的问题，在这方面，理论性的系统性的只是尚不够完善，很多问题都是依靠工程师已有的技术经验解决，或者直接采用屏蔽等非常手段，建议同时也希望德州仪器能在这方面做出傲人的成绩，静候佳音！
在设计线缆、电线以及 PCB 路由设计方案时要注意杂散电容耦合的影响。在需要较长线缆的应用中，应选择电容较低的线缆，并通常需要在两个可能相互耦合的信号间加入一个或多个 ac GND 信号。
有些疑问？电容较低的电缆该如何确定，如何定义，如何选择，还有这种电缆是通直流还是交流的？寄生的电容是要滤什么波的，是差模还是共模那？
解决串扰的最好办法就是屏蔽它，因为参考点怎么选，最后还是会有电容存在的，尽可能减小的话就只有
增大两线的间距，不过这样一来，板子的利用率就会降下来，所以应该权衡利弊吧。此贴是在联系实际工程背景下
写出的，对我们很有指导意义。
信号线间的相互干扰主要会引起信号延迟、噪声耦合或瞬态电压，其表现形式就是以电容的形式引起信号线中高低电平的变化，从而造成通讯的准确性降低；在信号线之间增加地线的办法是非常好的，这就是说让信号线都同时对地产生一个对地电容的，但是相对之间该电容的影响就可以忽略不计的了。。
像RS485总线通讯就是很好的例子，，该通讯时就是需要做一个信号隔离处理，其机理同上边是一致的
一般低频设计中不太考虑串扰的问题，在进行高频设计时就要格外的用心了，没别的办法，严格遵守PCB的布局布线规约呗，什么3W法则之类的，在安全可靠的基础上最大限度的减少线间距，总之鱼和熊掌不可兼得，有时候如果空间足够，成本要求不高的时候可以适当加入一些共模电感之类的
解决串扰的最好办法就是设法屏蔽它，因为参考点怎么选，最后还是会有电容存在的，尽可能减小的话就只有增大间距使耦合长度尽量短，严格遵守PCB的布局布线规约呗，什么3W法则之类的，在安全可靠的基础上最大限度的减少线间距，总之鱼和熊掌不可兼得不过这样一来，所以应该权衡利弊吧。
导线引起的通讯不畅也遇到过，特别是距离交流电比较近时，外露的线束尽量用金属编制网加屏蔽，最好用屏蔽线。现在做设计时需要外引的数字信号基本都是用差分线，如RS485或以太网，抗干扰能力还是还是很强的；模拟信号如作者所说，基本都是一根信号加一根地线。
电缆是比较重要。除了你上面说的，个人补充下，如有错误请指正：
1、接插件的选取，线和PCB设计再好，接插件不好，会从接插件接点处引入干扰；
2、尽量缩短电缆的长度；
3、最好加屏蔽；
4、电缆接头的制作，最好使用专用的工具，接头处容易引入干扰；
减少串扰：1,增加信号路径之间的间距，一般间距为线宽的3倍以上，串扰可以减少70%以上使耦合长度尽量短，越长影响越大2,减小信号路径的特性阻抗3,使用介电常数较低的叠层。暂时了解的就这么多设计线缆、电线以及 PCB 路由设计方案时要注意杂散电容耦合的影响。4,在需要较长线缆的应用中，应选择电容较低的线缆，并通常需要在两个可能相互耦合的信号间加入一个或多个 ac GND 信号去耦电容旁路电容总结 - PADS技术论坛 -
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去耦电容旁路电容总结
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21:56:00　　
去耦和旁路概述：旁路：空载时为了得到想要的输出信号而加的电容。去耦：带载时为了不让负载对前级信号产生影响而加的电容。 耦合的产生：电路中总是存在驱动的源和被驱动的负载。如果负载电容比较大，驱动电路要把电容充电，放电，才能完成信号的跳变，在上升沿比较陡峭的时候，电流比较大，这样驱动的电流就会吸收很大的电源电流，由于电路中的电感，电阻（特别是芯片管脚上的电感，就会产生反弹），这种电流相对于正常情况就是一种噪声，会影响前级的正常工作。这就是耦合。去耦电容就是起到一个电池的作用，满足驱动电路电流的变化，避免相互间的耦合干扰。 去耦电容布线：file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image002.jpg退耦电容主要是用来抑制IC内部的杂讯如振荡器的多次谐波等传到电源里而干扰其它电路的。只要想象一下，杂讯是从IC内部向外走的，而不是从外部电源向IC内走的就理解了。图1到5里，噪声从的地线和电源线出来的后，在到达这个退耦电容之前已经通过过孔的支路跑到其它电路里去了，当然是不行的。
这种位置的电容，一般有两个作用：
1.为IC电源提供瞬间工作所需的大电流。
对于第一种情况，不一定非要经过电容后，才接到IC的电源或地引脚，但要尽量的靠近。典型的例子是BGA封的去耦合电容，一般都放在背面。尽量靠近的情况下，也要注意电容到电源和地平面的布线，越短、越粗越好；否则会引入布线电感。因瞬时电源的补给也是找最短阻抗路径的，过大的分布电感会带来不利因素。
2.去除IC产生的高频杂信，使其不要传递到电源层或地层。对于第二种情况，IC的电源先经过电容后，再接到电源或地层，这是最好的，这样杂信先由电容去掉了，就不会到电源或地层上了；这种情况，尤其要注意不要在布线中引入过大的电感，因高频杂信，及其高次谐波，其频率都很高，而在高频下，小小的电感都会带来较大的阻抗，至高频杂信不能由电容低阻地耦合到地，从面降低了去耦效果。 去耦电容的容值计算使用表达式：C⊿U=I⊿t由此可计算出一个 IC 所要求的去耦电容的电容量 C。⊿U 是实际电源总线电压所允许的降低，单位为 V。I 是以 A（安培）为单位的最大要求电流；⊿t 是这个要求所维持的时间。xilinx 公司推荐的去耦电容容值计算方法：推荐使用远大于 1/m 乘以等效开路电容的电容值。此处 m 是在IC 的电源插针上所允许的电源总线电压变化的最大百分数，一般 IC的数据手册都会给出具体的参数值。等效开路电容定义为：C=P/(fU^2)式中：P——IC 所耗散的总瓦数；U——IC 的最大DC 供电电压；f——IC 的时钟频率。一旦决定了等效开关电容，再用远大于 1/m 的值与它相乘来找出 IC 所要求的总去耦电容值。然后还要把结果再与连接到相同电源总线电源插针的总数相 除，最后求得安装在每个连接到电源总线的所有电源插针附近的电容值。从上式可以看出，滤波电容大小与电源输出电流和单位时间电容电压变化率有关系，且输出电流越大电容越大，单位时间电压变化越小电容越大，我们可以假设，单位时间电容电压变化1v（dV＝1）（可能有人说变化也太大了吧，但想下我们一般做类似lm886的时候用的电压是30v左右，电压下降1v，电压变化率是96.7％，我认为不算小了，那如果您非认为这个值小了，那你可以按照你所希望的值计算一下，或许你发现你所需要的代价是很大的），则上式变为C＝I*dt。那么我们就可以按照一个最大的猝发大功率信号时所需要的电流和猝发时间来计算我们所需要的最小电容大小了，以lm3886为例，它的最大输出功率是125W，那么我么可以假设需要电源提供的最大功率是150W，则电源提供的最大电流是I＝150/(30+30)=2.5A(正负电源各2.5A），而大功率一般是低频信号，我们可以用100Hz信号代替，则dt＝1/100＝0.01s，带上上式后得到C＝2.5×0.01＝0.025＝25000uF。以上计算是按照功放的最大功率计算的，如果我们平时是用小音量听的话，电容不需要这么大的，我认为满足一定的纹波系数就可以了，4700u或许就已经够用了。喜欢大音量的同志那就必须要用大水塘了，10000u也不算大。ps：如果按照dV＝0.1v计算，则C＝25万uF，可以想像在电源上你要花多少钱，而且对音质的影响有多大还很难说。而且从上面的计算还可以得出结论，给lm3886供电的变压器的功率必须要大于150W，如果用一个变压器给双路供电必须大于300W。& && &还有些人可能要问你的计算有问题，因为电容在给电路供电的时候，变压器还在给它充电，应该不需要这么大的电容。我们也可以计算一下，当供电30v时，电流2.5A，相当与电容接了一个12欧姆的负载（这个是瞬时最小电阻），则变压器要给电容充电的时间是T＝R×c＝12×0.025＝0.3s，而在0.01s内变压器给电容充不了多少电，功放电路的能量要全部由电容供给。 电容谐振频率的解释：由于焊盘和引脚的原因，每个电容都存在等效串联电感（ESL），因此自身会形成一个串联谐振电路，LC 串联谐振电路存在一个谐振频率，随着电力的频 率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image004.jpg电容的容值选择一般取决于电容的谐振频率。不同封装的电容有不同的谐振频率， 表1列出了不同容值不同封装的电容的谐振频率：file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image006.jpg需要注意的是数字电路的去耦，低的 ESR 值比谐振频率更为重要，因为低的 ESR值可以提供更低阻抗的到地通路，这样当超过谐振频率 的电容呈现感性时仍能提供足够的去耦能力。 去耦电容选择不同容值组合的原因：在去耦电容的设计上，通常采用几个不同容值（通常相差二到三个数量级，如0.1uF 与 10uF），基本的出发点是分散串联谐振以获得一个较宽频率范 围内的较低阻抗。一个电容的实际模型是ESR串联一个电感，再串联一个电容。下图是实际旁路电容的模型file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image007.jpg其实际的阻抗是下面的公式，n代表并联的相同电容个数。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image008.jpg并联完全相同的电容，其阻抗和频率关系如下。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image010.jpg相同的电容并联，没有改变其自谐振频率，但是将阻抗减小了，也就是减小了ESR，增加了电容，减小了电感。接下来我们并联不同的电容，就是说他们ESR相同，C1&C2，L1&L2然后看看他们的阻抗响应。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image012.jpg file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image014.jpg file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image016.jpg计算得到的实部和虚报如下file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image018.jpgfile:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image020.jpg这个图表就是上面2个容值不同电容并联后的阻抗和频率的关系，最主要的点是Z1感性和Z2容性相交的那个点，就是2个自谐振频率中间的那个向上的图形，在那个频率点附近的高频信号会给我们带来很多的问题，在那个点上阻抗很大，在电源系统上存在着很多杂散的波形，但是大部分都会被旁路电容短接到地层或者电源层，因为在某些频率段里面，旁路电容的阻抗很低，只有0.1左右。但是如果有一个杂波频率是中间那个阻抗很大的频率点上，那么它就不能被短接到电源层或者地层，这样它就会一直在系统中游荡，造成EMI问题，其实这些话也是说明旁路电容的，只是是从电源系统的阻抗来分析的。这是软件仿真的结果，存在向上的那个频率点，理论上是无穷大的，我们不希望在阻抗曲线中出现任何峰值，这样就会导致某些波不能被短路到地层和电源层。接下来还有一些理论的推导，就是设置不同的ESR，C和L来验证一些结果。我不多说了，我把一个文档作为附件上传，读者可以自己参考。最主要就是，我们可以选用比较多的电容，选择适当的ESR值可以使得阻抗曲线平滑，而不是ESR越小越好。就是要让电源系统的阻抗达到下面的效果，这样在一定范围的频率点上，就没有峰值了，也就不会存在无法短接的杂波了。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image022.jpg 降低去耦电容 ESL 的方法：去耦电容的 ESL 是由于内部流动的电流引起的， 使用多个去耦电容并联的方式可以降低电容的 ESL 影响，而且将两个去耦电容以相反走向放置在一起，从 而使它们的内部电流引起的磁通量相互抵消，能进一步降低 ESL。（此方法适用于任何数目的去耦电容，注意不要侵犯 DELL 公司的专利）file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image024.jpg如果相同走向的电容靠的太近则会是互感加强从而去耦效果不好。所以相同走向电容并联时要有一定间距来减少。IC 去耦电容的数目选择在设计原理图的时候，经常遇到的问题是为芯片的电源引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电源引脚最好分配一个去耦电容，但是在实际情况中，却经常看到去耦电容的数目要少于电源引脚数目的情况，如 freescale 提供的 iMX233 的PDK 原 理图中，内存 SDRAM 有 15 个电源引脚，但是去耦电容的数目是 10 个。去耦电容数目选择依据：在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候， 可以适当削减电容的数目， 具体情况应该根据芯片上电源引脚 的具体分布决定，因为厂家在设计 IC 的时候，经常是几个电源引脚在一起，这样可以共用去耦电容，减少去耦电容的数目。 电容的摆放对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率， 去耦半径最小， 因此放在最靠近芯片的位置。 容值稍大些的可以距离稍远，最外层放置容值最大的。如果去耦电容离IC电源引脚较远，则布线阻抗将减小去耦电容的效力。还有一点要注意，在放置时，最好均匀分布在芯片的四周，对每一个容值等级都要这样。 通常芯片在设计的时候就考虑到了电源和地引脚的排列位置， 一般都 是均匀分布在芯片的四个边上的。因此，电压扰动在芯片的四周都存在，去耦也必须对整个芯片所在区域均匀去耦。在安装电容时，要从焊盘拉出一小段引出线，然后通过过孔和电源平面连接，接地端也是同样。 放置过孔的基本原则就是让这一环路面积最小，进而使总的寄生电感最小，如图16。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image026.jpg第一种方法从焊盘引出很长的引出线然后连接过孔，这会引入很大的寄生电感，一定要避免这样做，这时最糟糕的安装方式。第二种方法在焊盘的两个端点紧邻焊盘打孔，比第一种方法路面积小得多，寄生电感也较小，可以接受。第三种在焊盘侧面打孔，进一步减小了回路面积，寄生电感比第二种更小，是比较好的方法。第四种在焊盘两侧都打孔，和第三种方法相比，相当于电容每一端都是通过过孔的并联接入电源平面和地平面， 比第三种寄生电感更小， 只要空间允许， 尽量 用这种方法。最后一种方法在焊盘上直接打孔，寄生电感最小，但是焊接是可能会出现问题，是否使用要看加工能力和方式。推荐使用第三种和第四种方法。需要强调一点：有些工程师为了节省空间，有时让多个电容使用公共过孔。任何情况下都不要这样做。最好想办法优化电容组合的设计，减少电容数量。由于印制线越宽，电感越小，从焊盘到过孔的引出线尽量加宽，如果可能，尽量和焊盘宽度相同。这样即使是 0402 封装的电容，你也可以使用 20mil 宽的引出线。引出线和过孔安装如图17，注意图中的各种尺寸。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image028.jpg对于大尺寸的电容，比如板级滤波所用的钽电容，推荐用图18中的安装方法。file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtml1/01/clip_image030.jpg注意：小尺寸电容禁止在两个焊盘间打孔，因为容易引起短路。 电容的去耦半径如果电容摆放离芯片过远，超出了它的去耦半径，电容将失去它的去耦的作用。理解去耦半径最好的办法就是考察噪声源和电容补偿电流之间的相位关系。 当芯片对电流的需求发生变化时，会在电源平面的一个很小的局部区域内产生电压扰动，电容要补偿这一电流（或电压），就必须先感知到这个电压扰动。信号在介质中传播需要一定的时间， 因此从发生局部电压扰动到电容感知到这一扰动之间有一个时间延迟。同样，电容的补偿电流到达扰动区也需要一个延迟。因此必然造成噪声源和电容补偿电流之间的相位上的不一致。特定的电容，对与它自谐振频率相同的噪声补偿效果最好，我们以这个频率来衡量这种相位关系。设自谐振频率为 f，对应波长为 λ，补偿电流表达式可写 为：I=A乘（e的j2πf2R/C）其中，A 是电流幅度，R 为需要补偿的区域到电容的距离，C 为信号传播速度。当扰动区到电容的距离达到 λ/4时，补偿电流的相位为 π，和噪声源相位刚好差 180 度，即完全反相。此时补偿电流不再起作用，去耦作用失效，补偿的 能量无法及时送达。为了能有效传递补偿能量，应使噪声源和补偿电流的相位差尽可能的小，最好是同相位的。距离越近，相位差越小，补偿能量传递越多，如果距 离为0，则补偿能量百分之百传递到扰动区。这就要求噪声源距离电容尽可能的近，要远小于 λ/4。实际应用中，这一距离最好控制在 λ/40-λ/50 之间，这是一个经验数据。例如：0.001uF 陶瓷电容，如果安装到电路板上后总的寄生电感为 1.6nH，那么其安装后的谐振频率为 125.8MHz，谐振周期为 7.95ps。假设信号在电路板上的传播速度为 166ps/inch，则波长为 47.9 英寸。电容去耦半径为 47.9/50=0.958英寸，大约等于 2.4 厘米。本例中的电容只能对它周围 2.4 厘米范围内的电源噪声进行补偿， 即它的去耦半径 2.4 厘米。不同的电容，谐振频率不同，去耦半径也不同。对于大电 容，因为其谐振频率很低，对应的波长非常长，因而去耦半径很大，这也是为什么我们不太关注大电容在电路板上放置位置的原因。 对于小电容， 因去耦半径很小， 应尽可能的靠近需要去耦的芯片，这正是大多数资料上都会反复强调的，小电容要尽可能近的靠近芯片放置。综上所述，在选择去耦电容时，需要考虑的因素有电容的 ESR、ESL值，谐振频率，布局时要注意根据 IC 电源引脚的数目和周围布局 空间决定去耦电容数目，根据去耦半径决定具体的布局位置。 旁路电容计算大概按C=1/F正经公式 RC & 5TC为旁路电容，T为频率倒数，R为负载电阻。负载电阻R=输出电压U/输出电流I
16:23:06　　
什么不弄个压缩包，，，
10:16:54　　
讲的很全面，很到位！
16:00:31　　
确实很不错。
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