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1, INH (pin5) 接低 (GND) 是允许 VCO 振荡, 接高 (VCC) 是停止振荡并使芯片进入低功耗状态. 因为这是一个 CMOS 输入不允许悬空, 悬空状态受感应影响可能产生你所说的情况.2, 比较器 1 是比较容易锁定的, 但要求输入的信号 (到 pin14 的) 是 50% 占空比, 或者是一个波形较好的小信号正弦波. 如果有条件达到这个要求, 尽可能使用比较器 1. 不对称的大信号如能得到一个比要求输出倍频的基准, 用一个触发器分频就可以得到很严格的 50% 占空比. 如果没有条件得到 50% 占空比, 就要考虑用比较器 2 以得到稳定的锁相. 3, 可以考虑在 VCOin (pin9) 端并联一个 Mage 电阻 (约10倍于低通滤波器电阻 R3), 使 VCO 容易震荡而不影响低通滤波器的作用.
一个锁相环电路通常由以下模块构成：
(PFD)(或:PD)
反馈回路(通常由一个(Frequency divider)来实现)
(2)每个模块的简单原理描述如下：
： 对输入的参考信号信号和回路的信号进行和的比较，输出一个代表两者差异的信号至。
： 将输入信号中的高频成分滤除，保留直流部分送至。
： 输出一个,其频率由输入电压所控制。
反馈回路 ： 将输出的信号送回至。通常的输出信号的频率大于参考信号的频率，因此需在此加入以降低频率。
按照实现技术，可以分为模拟锁相环(Analog PLL)和数字锁相环(Digital PLL)。
按照反馈回路，可以分为整数倍分频锁相环(Integer-N PLL)和分数倍分频锁相环(Fractional-N PLL)。
按照的实现方式，可以分为锁相环(Charge-Pump PLL)和非电荷泵锁相环。
按照环路的带宽，它可以分为宽带锁相环(Wide band loop PLL)和窄带锁相环(Narrow band loop PLL)。
对于锁相环来说，最关键的性能是在于(Phase noise)和动态性能（Dynamics）。
锁相环的相位噪声对通信系统的整体性能影响甚大，因此设计中对的要求有具体而严格的指标要求。
锁相环的动态性能决定了它能够同步参考源的速度和精度，以及在多大范围内能够跟踪参考源。
锁相环的动态性能包括：(Lock time)，(Capture range)，(Hold range)等。
另外，锁相环的稳定性指标包括：(Loop bandwidth)，(Phase marge)等。!!!!! PLL的几个特殊应用 !!!!!
分频 – 获得高精度时钟参考源在这种应用中，参考频率输入直接输入到反馈分频输入端，VCXO输出的反馈到参考输入端。跟常规的锁相环应用，获得一个高频的信号不同，其目的是用来获得一个低频低噪声的时钟，其原理是利用了锁相环的窄带滤波作用。
PLL，VCO闭环调制，短程无线发射芯片如ADF7020/5就是这种应用。最大的传输速率可以达到250kbps。其传输速率受到环路带宽的限制。
PLL，VCO开环调制开环VCO调制应用受环路带宽的影响较小，可以达到更高的数据速率。比如欧洲无绳电话系统DECT（the European Cordless Telephone System），其载波的频率范围1.77GHz~1.90GHz，数据速率可以达到1.152Mbps。
时钟净化----时钟抖动（jitter）更小利用锁相环的窄带滤波作用，可以滤除嘈杂时钟上的带外噪声，从而使得时钟抖动更小。ADI提供基于锁相环的时钟分配产品。AD。
时钟恢复（Clock Recovery）在有线通信中，常常传送数据的同时，也传送一个时钟。这样就需要一个额外的时钟线。我们可以从传送的数据中用锁相环来恢复时钟，这样就降低了成本。（基础：在传送的数据中有足够多的高低跳变以便使PLL锁定到时钟频率上。）ADI的时钟恢复产品有：ADN2804/7，ADN/4/5/6/7/9，ADN2865。
!!!!! 为何我测出的相位噪声性能低于ADISimPLL仿真预期值? !!!!! 目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，------------不容许参考计数器错误计数。PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。实际的情况往往是：PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的PLL达到低噪声的要求。PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。电源退耦不够。电路设计匹配不好，尤其是射频输入口。电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？来源（1） PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。（2） 外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，手机，附近功率放大器。参考晶体（晶振）串扰。措施，（1） 良好的电源退耦（2） 良好的布局布线（3） 环路滤波器的阶数更高，带宽更窄。（4） 提高鉴相频率，使得参考杂散落在环路带宽以外。（5） 本振源板加屏蔽壳以屏蔽外界串扰
!!!!! &PLL的调试步骤 !!!!!A 您能控制PLL芯片了么？，R分频和N分频配置好了么？检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。B 您的晶振输出功率有多大？VCO的输出功率有多大？功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。C 您的PFD鉴相极性是正还是负？具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）D 您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？确保VCO的控制电压在预期的范围之内。E 您的PLL环路带宽和相位裕度有多大？为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。
!!!!! 优化PLL电源!!!!!(1) 在电源引脚依次放置0.1uF, 0.01uF, 100pF的电容.最大限度滤除电源线上的干扰.大电容的等效串联电阻往往较大,而且对高频噪声的滤波效果较差. (2) 在电源线上串联一个小电阻(18ohm)也是隔离噪声的一种常用方法.
!!! 锁相环输出的谐波!!!一般地,锁相环的输出都包含有基波的谐波分量, 在芯片资料会给出这些指标,因为与基波离得比较远,用一个低通滤波器就可以很好地滤除掉.
!!!!! A10_测量电子电路设计-滤波器(日本)(锁相环).pdf !!!!!!* 现在的CD74HC4046是CMOS4000系列的CD4046的高速CMOS版,VCO的上限频率从CD4046的1MHz提高到20MHz,相位比较器的速度也有所提高.
* 74HC4046内藏的VCO将输入电压变换为电流, 是利用这个电流对频率进行控制的类型.振荡频率与电流呈比例关系,电流增大时频率也提高.
* PC1 - 基于异或门的相位比较器,要求输入波形占空比为50%
& PC2 - 利用输入波形的上升沿动作的相位频率型比较器 & 使用最多的相位比较器是PC2类型,叫做相位频率型比较器(Phase Frequency Comparator). 这种类型的相位比较器,当PLL开锁时是作为频率误差检出器动作的(相位变到+360度以上时输出还返回到0V),如果在VCO的振荡范围就可能全部锁定.& 利用检出输入信号的上升沿进行相位比较的,具有不受输入信号状态影响的特点.
&& 但是利用边缘进行相位比较动作存在抗噪声能力弱的缺点.所以,在电路设计上要注意避免脉冲性噪声进入,并且强化PCB接地的设计.
* 如果要锁定的信号的范围比较宽,74HC4046的电源电压应相应提升,该电源也是相位比较器的电源.如果噪声混入这个电源,就会引起VCO的跳动.所以要使用专用的3端称压器以防止噪声混入电源.
//This device is similar to the CD4046 except that the Zener diode of the metal gate CMOS device has been replaced with a third phase comparator. (A10) &
(Ref) (A10)(A10)(A10)
好全的知识哦，谢谢朋友分享
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鉴相器 TSA5512T芯片如何运作/分享：PLL 锁相环的ADS仿真
用户名：lostzay
注册时间： 7:56:00
鉴相器 TSA5512T芯片如何运作/分享：PLL 锁相环的ADS仿真
应用,从#5 out这里发出参考信号
内部原理图
在我实际中,用MAX2620芯片,要输出743.25MHz的频率,用TSA5512做鉴相器进行锁相环.
1.发送一个输出743.25MHz的指令到TSAMHz/62.5K =1E74H)
2.TSA5512T(SDL、SCL)接收到 2E74H 这个指令,然后RFIN1再接收从max2620发出的参考信号(743.25MHZ)
接下去我就不知如何处理了,RFIN1接收到信号后如何分频处理再与SDL、SCL这边接收到的指令进行如何比较,然后数字锁相
用户名：xwj
注册时间： 8:46:00
LZ的用法有误。
要数字锁相的话，还需要VCO和混频器。
TSA5512T内部根据IIC输入的分频比例 （0X2E74H）对RFIN输入的射频信号分频，然后在内部和4M晶振分频512后的频率基准鉴相，在PD、UD以开关方式输出相位误差信号，这两个脚和外围积分电路配合形成调谐电压，调谐电压控制VCO来获得需要的本振频率。（也可以混合加入中频鉴波的AFC电压）
本振频率再在混频器里和输入信号混频、滤波后输出中频信号。
LZ的思路误区有几点：
1、实际上，TSA5512T内部分频后的型号是没有直接输出的，输出的只是鉴相误差信号；
2、RFIN输入的并不是外部信号，而是本振频率；
3、TSA5512T的参考信号是它自己2、3脚接的晶振，不知道你为啥还要给它个“max2620发出参考信号”；
4、max2620只是个RF缓冲器、放大器，可没有“发出参考信号”的功能。
总之，LZ你的理解和应用就是错的，先去理清思路吧。
用户名：lostzay
注册时间： 11:23:00
本帖最后由 lostzay 于
11:28 编辑
我的模拟电路基础有点薄弱。正在努力理解工作中遇到的每一个问题，用实际应用来理解学习。
max2620datasheet上不是说是振荡器么？RF缓冲器具体是什么东西，找不到资料啊~
根据你的理解应该是调谐电压控制VCO，使得VCO放大输出743.25MHz的频率。
1.那么最后要输出743.25MHz这个信号，是如何产生的？TSA5512T只是输出鉴相误差信号。
2.RFIN输入的是经过MAX2620 放大之后输出的一个信号
3.我的表述有误，我还是上电路图具体点吧。
具体如何产生743.25MHz的频率？
max2620外围电路
用户名：xwj
注册时间： 12:21:00
看错了，max2620可以作为振荡器用，加上变容二极管就是VCO了。
如果电路参数全部设计合理，软件上只要控制CPU往TSA5512T的IIC总线写数据即可。
用户名：lostzay
注册时间： 16:04:00
嗯。这几句话我不理解，能否具体解释解释？？好多貌似我都还没接触过，求真相。
1.然后在内部和4M晶振分频512后的频率基准鉴相.& && &分频后是7.8125KHz的频率如何与软件输入tsa5512的指令比较？
2.在PD、UD以开关方式输出相位误差信号.
3.这两个脚和外围积分电路配合形成调谐电压.
4.调谐电压控制VCO来获得需要的本振频率.& && &
用户名：lostzay
注册时间： 8:22:00
5MHz 到 2GHz范围的PLL芯片大家有用到么？
目前生产 PLL 芯片的知名厂商有：模拟器件公司（ADI）、美国国家半导体公司（NS）、
德州仪器（TI）等。他们的代表型号分别有ADF4111（ADI）、LMX2346（NS）、TRF3750
热门型号：锁相环输出信号相位噪声噪声及杂散特性分析应用实践
【摘要】本文详细地介绍了锁相环的鉴频鉴相器、分频器和输入参考信号的相位噪声对锁相环合成输出信号的近端相位噪声的具体贡献值。并以CDMA 1X基站系统中800MHz的FS单板的锁相环输出信号相位噪声指标进行理论计算。为广大锁相环设计者提供理论计算方法的参考和实践设计的参考依据。 【关键词】锁相环设计，相位噪声
一、 术语和缩略语
表格 1 术语和缩略语
二、 问题的提出
锁相环工作原理图，由三部分组成：鉴相器（PFD）、环路滤波器（LPF）和压控晶体振荡器（VCXO），如图 0-1所示。
图 0-1锁相环原理框图
锁相环输出信号指标主要有相位噪声、谐波抑制、杂散、输出功率、跳频时间。在本文中以CDMA 1X基站系统中800MHz的FS单板应用为背景，在CDMA基站中不需要跳频，所以调频时间基本不做要求。输出功率比较好控制，只要调整衰减网络就能保证。锁相环输出信号的相位噪声、谐波抑制和杂散成为影响系统指标的主要因素，成为锁相环技术的关键指标项。在锁相环设计中，相位噪声和杂散成为系统设计主要难点。
三、 解决思路
相位噪声分析
相位噪声主要由VCO、鉴频鉴相器、分频器和输入参考信号的相位噪声这四部分引入。环路滤波器对于由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声
具有低通特性，对于VCO产生的相位噪声具有高通特性。一般来说环路带宽内的相位噪声主要决定于由鉴频鉴相器、分频器和输入参考信号，环路带宽以外的相位噪声主要决定于VCO，在环路带宽周围，这四部分的噪声影响相当。所以为了尽量降低输出信号的相位噪声环路滤波器的环路带宽的最佳点是由鉴频鉴相器、分频器和输入参考信号的相位噪声这三部分引入的相位噪声总和与VCO引入的相位噪声相同时的频率。在实际运用中还礼滤波器的设计是非常重要的。对于远端相位噪声如100KHz和1MHz处的一般远远高于环路带宽，其相位噪声主要决定于VCO，要保证其指标主要是选择良好的VCO。而近端相位噪声如100Hz主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定，但如果还礼带宽取得很小的话如200Hz则VCO的影响也将非常之大。而如果环路带宽远远大于1KHz如为6KHz以上时1KHz处的相位噪声也将主要由鉴频鉴相器、分频器和输入参考信号的相位噪声决定。下面就分别分析这三部分相位噪声。
由鉴相器引入的相位噪声
由于鉴相器引入的相位噪声为：
PD Phase Noise = ( 1 Hz Normalized Phase Noise Floor from Table )
+ 10log( Comparison Frequency ) + 20log( N )
现在FS板的中频环路采用的PLL芯片为NS的LMX2306，其相位噪声基底为-210dBc/Hz。
在CDMA 1X 基站系统800MHz的FS单板中采用的鉴相频率为30KHz，两个中频分别为69.99MHz和114.99MHz，由鉴相器产生的相位噪声为：
69.99MHz：
PD Phase Noise= -210+10log(30000)+20log(00)= -97.9dBc/Hz
114.99MHz：
PD Phase Noise= -210+10log(30000)+20log(000)=-93.5dBc/Hz
射频本振范围为754~779MHz。步进为30KHz，鉴相频率为240KHz。对于779MHz的本振由鉴相器引入的相位噪声为：
PD Phase Noise= -210+10log(log(0000)=-85.9dBc/Hz 由分频器引入的相位噪声
由分频器引入的相位噪声的计算公式入下：
DIV Phase Noise = (Device Phase Noise Floor )+ 20log( N )
PLL芯片中分频器的相位噪声在器件手册中并没有给出。一般高频分频器的相位噪声基底约为-165dBc/Hz左右。因此就假设分频器的相位噪声基底为-165dBc/Hz，于是得到分频器引起的相位噪声如下：
69.99MHz的中频频率为：
DIV Phase Noise= -165+20log(00)= -97.6dBc/Hz 114.99MHz的中频频率为：
DIV Phase Noise= -165+20log(000)= -93.3dBc/Hz
779MHz的射频频率为：
DIV Phase Noise= -165+20log(0000)= -94.7dBc/Hz 由参考信号引入的相位噪声
参考信号引起的相位噪声的计算公式如下
REF Phase Noise = (REF’S Phase Noise )-20log（R）+ 20log( N )
系统的参考信号都是由GPSTM模块提供的，GPSTM输出的参考信号的相位噪声为-130dBc/Hz@100Hz和-145dBc/Hz@1KHz。最后参考信号通过FDM板到FS板，FDM板输
出的参考信号的相位噪声为-120dBc/Hz@100Hz和-130dBc/Hz@1KHz。在单板调试和测试时使用的参考信号12MHz的采用了OCXO的输出，10MHz的参考信号采用了VCO/PLL测试仪4352B的10MHz参考输出，其相位噪声应该比GPSTM差些应该接近FDM的输出。这两个参考信号用4352B VCO/PLL测试仪测试出的相位噪声如下两图所示：其中图 0-2为OCXO输出的相位噪声图，图 0-3为VCO/PLL测试仪的10MHz参考输出相位噪声图。
图 0-2用4352B测试出的OCXO的12MHz输出相位噪声
图 0-3用4352B测试出的其10MHz的参考输出相位噪声
由上面两张图分析这两个输出的相位噪声在100Hz和1KHz射分别约为-80dBc/Hz和-105dBc/Hz，于刚才分析的分别约为-120dBc/Hz和-130dBc/Hz差别较大，这应该是由于测试仪器产生的，也就是说4352B VCO/PLL测试仪在100Hz和1KHz时基本只能测到-80dBc/Hz和-105dBc/Hz。
下面假定使用的参考信号的相位噪声就为上面提到的为-120dBc/Hz@100Hz
-130dBc/Hz@1KHz。可以分析由于参考信号的相位噪声引起的最后输出的相位噪声。
69.99MHz的中频频率100Hz处为：
REF Phase Noise = -120 - 20log(00) + 20log(00)
= -104.6dBc/Hz
69.99MHz的中频频率1KHz处为：
REF Phase Noise = -130 - 20log(00) + 20log(00) = -114.6dBc/Hz
114.99MHz的中频频率100Hz处为：
REF Phase Noise = -120 - 20log(00) + 20log(000) = -100.3dBc/Hz
114.99MHz的中频频率1KHz处为：
REF Phase Noise = -130 - 20log(00) + 20log(000) = -110.3dBc/Hz
779MHz的射频频率100Hz处为：
REF Phase Noise = -120-20log(000)+20log(0000)
= -83.7dBc/Hz
779MHz的射频频率1KHz处为：
REF Phase Noise = -130-20log(000)+20log(0000)
= -93.7dBc/Hz
近端相位噪声
以上是分别分析了参考信号、分频器和鉴频鉴相器单独对输出信号相位噪声的影响，
实际上的相位噪声是这三种噪声之和，加上VCO的相位噪声。这里先不考虑VCO的相位噪声则可以分析出各频率点在100Hz和1KHz处的相位噪声。
Phase Nois=10log[10EXP(PD Phase Nois/10)+2* 10EXP(DIV Phase Nois/10)
+10EXP(REF Phase Nois/10)]
69.99MHz的中频频率100Hz处为：
Noise= 10log[10EXP(-97.9/10)+2*10EXP(-97.6/10)+10EXP(-104.6/10)]
=-92.6dBc/Hz
69.99MHz的中频频率1KHz处为： Phase
Noise= 10log[10EXP(-97.9/10)+2*10EXP(-97.6/10)+10EXP(-114.6/10)]
=-92.9dBc/Hz
114.99MHz的中频频率100Hz处为： Phase
10log[10EXP(-93.5/10)+2*10EXP(-93.3/10)+10EXP(-100.3/10)]
=-88.3dBc/Hz
114.99MHz的中频频率1KHz处为： Phase
Noise= 10log[10EXP(-93.5/10)+2*10EXP(-93.3/10)+10EXP(-110.3/10)]
=-88.6dBc/Hz
779MHz的射频频率100Hz处为： Phase
10log[10EXP(-85.9/10)+2*10EXP(-94.7/10)+10EXP(-83.7/10)]
=-81.2dBc/Hz
779MHz的射频频率1KHz处为： Phase
10log[10EXP(-85.9/10)+2*10EXP(-94.7/10)+10EXP(-93.7/10)]
=-84.3dBc/Hz
上述计算结果是不考虑VCO的相位噪声和参考信号较好且为上述假设的值实际是要}