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FPGA在大功率发射机自动调谐控制系统中的应用
优质期刊推荐　　2 数字存储示波器基本工作原理
　　数字存储示波器与模拟示波器不同在于信号进入示波器后立刻通过高速A／D转换器将模拟信号前端快速采样，存储其数字化信号。并利用数字信号处理技术对所存储的数据进行实时快速处理，得到信号的波形及其参数，并由示波器显示，从而实现模拟示波器功能，而且测量精度高。还可存储信号，因而，数字存储示波器可以存储和调用显示特定时刻信号。
　　3 系统分析论证
　　3．1 A／D实时采样
　　根据奈奎斯特采样定理，采样速率必须高于2倍的信号最高分量。对于正弦信号，一内应有2个采样点。为了不恢复被测信号，通常一周期内需要采样8个点以上。为了配合高速模数转换器，采用
控制M/D转换器的采样速率，以实现高速实时采样。实时采样可以实现整个频段的全速采样，本系统设计选用ADI公司的12位高速转换器AD9220，其最高采样速率可达10 M。
　　3．2 双踪显示
　　本系统设计的双踪显示模块是以高速切换模拟开关选通两路信号进入采样，两路波形存储在同一个的奇、偶地址位。双踪显示时，先扫描奇地址数据位，再扫描偶地址数据位。采用模拟开关代替一个模数转换器，避免两片高速A／D转换器相互干扰，降低系统调试难度，并且实现系统功能。
　　3．3 触发方式
　　采用F内部软件触发方式，通过软件设置触发，所设置的施密特参数易于修改，从而抑制比较器产生的毛刺。当采样值大于触发电平，则产生一次触发。该方式充分利用了GA的资源，减少外围电路，消除硬件毛刺产生的干扰，易于调整触发。
　　3．4 波形显示位置的调节
　　3．4．1 行扫描调节
　　通过控制FPGA内部双口RAM(1 KB)的起始地址的偏移量确定来控制波形的移动。其具体方法是将滑动变阻器R上的电平通过模数转换器转换为数字信号传输给FPGA，再与初始电平数字信号(显示位置复位时，滑动变阻器R的电平采样值)相比较决定起始地址ADR0的偏移量。该方法可易于实现波形满屏和自动显示功能。
　　3．4．2 列扫描调节
　　MAXl97采样A、B通道的Position电位器值，所得采样值经FPGA送至16位串行D／A转换器，MAX542产生直流电平，该直流电平与列扫描波形相加送至模拟示波器显示，实现波形上下移动。为分离A、B通道，在读A通道波形数据时，FPGA必须将Position A电位器的值送至D／A转换器；而在读B通道波形数据时，也必须将Position B电位器的值送至D／A转换器，这样可在调节某一电位器时，实现相应通道波形上下移动。
　　3．5 波形数据存储
　　数字示波器存储波形数据可采用外接的双口RAM或通用静态RAM，同时FPGA可控制RAM的地址线，从而实现波形数据的存储。双口RAM可同时进行读写操作，由于本系统设计采用FPGA，因此可充分利用FPGA的逻辑阵列和嵌入式阵列，可将双口RAM写入FPGA内部，从而无需外接RAM，减少硬件电路，提高简易数字示波器的可靠性。
　　4 系统设计方案
　　本系统设计框图如图1所示。整个系统是以FPGA为核心，包括前端模拟信号处理模块、
模块、显示模块和键盘输入模块。而信号的前级处理模块又包括射级跟随器、程控放大电路、整形电路。A、B通道的信号经前级处理变为O～4 V，AD9220对其采样。波形存储控制模块将其采样数据写入FPGA内部RAM，再由波形显示控制模块进行显示。FPGA通过编程设置实现测频、键盘扫描、显示驱动、波形存储控制等功能。单片机AT89S52控制整个系统键盘和点阵液晶模块实现人机交互。通过面板按键可方便调整波形显示方式。
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　　5 硬件电路设计
　　5．1 程控放大电路
　　采用模拟开关 CD4051 、宽带运算放大器 AD844 及精密电位器实现10 mV／div～2 V／div的多档垂直分辨率。FPGA含有通道选择寄存器模块，通过单片机写入通道号控制模拟开关以选通不同的反馈，实现不同放大倍数，将信号调理在满足AD V的范围内，具体电路如图2所示。
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如何设计FPGA器件保护网络
如何设计FPGA器件保护网络
　　对于基于数字信号处理器（DSP）的设计，如果DSP没有足够的安全能力，便特别容易受到入侵。在许多应用中，如果使用FPGA以作配合来卸载DSP的部分工作，便可以轻易实施先进的安全功能。而且，如果配合的FPGA使用flash存储技术，在芯片上存储结构中的配置位流以及关键性密匙信息，便可以实现固有的防止复制或克隆的安全性，使得设计人员能够自动保护设计避免这些类型的偷窃。
　　DSP和FPGA系统结构
　　在使用FPGA或DSP的系统中（图1），DSP实施高级信号处理算法，而FPGA实施前端抽取功能。高速串行RapidIO总线用于连接FPGA和 DSP；FPGA还连接至PCIe总线，经由互联网用作远程接入管理端口。PCIe总线还可桥接进入和离开RapidIO总线的通信量，以期把扩展远程管理连接至DSP。FPGA控制一个外部DDR3 DRAM，后者用作无线接口所收发数据包的缓存，并且允许FPGA从DSP卸载任何低层数据协议处理和缓存管理功能。
　　图1： 使用FPGA和DSP的无线通信系统。
　　FPGA还将负责从外部SPI Flash “导引”DSP，FPGA使用自身的SPI存储器作为DSP代码来源，通过来自DSP的SPI端口的导引功能来映射引导过程。一旦代码传送完成，FPGA便允许DSP开始执行。
　　安全根
　　如果系统不保护导引过程，侵入者便能够以自己的代码替代，然后有效地劫持整个系统，这可能导致系统的损坏、重大的财务损失以及可能的个人责务。我们必需使用安全的导引过程来最大限度地减小此类攻击，而硬件信任根是实施安全导引过程的必要条件。
　　硬件信任根支持系统数据完整性和保密性的验证，同时可以将这个信任扩展至内部和外部实体。硬件信任根可避免被侵入或修改，也能够作为安全地铺设更高级功能的起点。在嵌入式系统中，信任根与其它系统组件共同工作，以确保主处理器仅使用授权代码进行安全导引，从而扩展信任区域至处理器及其应用。
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基于单片机和FPGA的简易数字存储示波器设计_郭小虎
研究与开发基于单片机和ＦＰＧＡ的简易数字存储示波器设计－３９－基于单片机和ＦＰＧＡ的简易数字存储示波器设计郭小虎，陈鹏鹏（武汉大学电子信息学院，湖北武汉４３００７９）摘要：提出一种基于单片机和ＦＰＧＡ的简易数字存储示波器设计。通过高速Ａ／Ｄ转换器ＡＤ９２２０实时采样输入信号，实现波形的实时采样、分析、存储和显示，同时给出了具体电路设计实现方法，通过运行数据采集程序及处理程序，表明该系统工作稳定可靠。关键词：单片机；ＦＰＧＡ；数字存储示波器；ＡＤ９２２０文献标识码：Ａ文章编号：１００６－６９７７（２００８）０６－００３９－０４中图分类号：ＴＭ９３５．３ＤｅｓｉｇｎｏｆａｓｉｍｐｌｅｄｉｇｉｔａｌｍｅｍｏｒｙｏｓｃｉｌｌｏｓｃｏｐｅｂａｓｅｄｏｎＭＣＵａｎｄＦＰＧＡＧＵＯＸｉａｏ－ｈｕ，ＣＨＥＮＰｅｎｇ－ｐｅｎｇ（ＳｃｈｏｏｌｏｆＥｌｅｃｔｒｏｎｉｃＩｎｆｏｒｍａｔｉｏｎ，ＷｕｈａｎＵｎｉｖｅｒｓｉｔｙ，Ｗｕｈａｎ４３００７９，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：ＡｓｉｍｐｌｅｄｉｇｉｔａｌｍｅｍｏｒｙｏｓｃｉｌｌｏｓｃｏｐｅｂａｓｅｄｏｎＭＣＵａｎｄＦＰＧＡｉｓｐｒｅｓｅｎｔｅｄｉｎｔｈｉｓｐａｐｅｒ．ＢｙｕｓｉｎｇｈｉｇｈｓｐｅｅｄｉｎｇＡ／Ｄｃｏｎｖｅｒｔｅｒ，ＡＤ９２２０，ｔｈｉｓｓｙｓｔｅｍｃａｎｓａｍｐｌｅ，ａｎａｌｙｓｉｚｅ，ｓｔｏｒｅａｎｄｄｉｓｐｌａｙｔｈｅｒｅ－ａｌ－ｔｉｍｅｗａｖｅ．Ａｔｔｈｅｓａｍｅｔｉｍｅ，ｔｈｅａｓｓｏｃｉａｔｅｄｃｉｒｃｕｉｔｄｅｓｉｇｎｉｓｇｉｖｅｎ．Ｔｈｒｏｕｇｈｒｕｎｎｉｎｇｔｈｅｄａｔａａｃｑｕｉｓｉ－ｔｉｏｎａｎｄｐｒｏｃｅｓｓｉｎｇｐｒｏｇｒａｍ，ｋｎｏｗｉｎｇｔｈａｔｔｈｉｓｓｙｓｔｅｍｗｏｒｋｅｄｓｔａｂｌｅ．Ｋｅｙｗｏｒｄｓ：ＭＣＵ；ＦＰＧＡ；ｄｉｇｉｔａｌｍｅｍｏｒｙｏｓｃｉｌｌｏｓｃｏｐｅ；ＡＤ９２２０信号，因而，数字存储示波器可以存储和调用显示特定时刻信号。１引言与传统模拟示波器相比，数字存储示波器不仅具有可存储波形、体积小、功耗低，使用方便等优点，而且还具有强大的信号实时处理分析功能。在电子测量领域，数字存储示波器正在逐渐取代模拟示波器。但目前我国使用高性能数字存储示波器主要依靠国外产品，而且价格昂贵。因此研究数字存储示波器具有重要价值。借于此，提出了一种简易数字存储示波器的设计方案，经测试，性能优良。３系统分析论证根据奈奎斯特采样定理，采样速率必须高于２倍３．１Ａ／Ｄ实时采样的信号最高频率分量。对于正弦信号，一周期内应有２个采样点。为了不失真恢复被测信号，通常一周期内需要采样８个点以上。为了配合高速模数转换器，采用ＦＰＧＡ控制Ａ／Ｄ转换器的采样速率，以实现高速实时采样。实时采样可以实现整个频段的全速采样，本系统设计选用ＡＤＩ公司的１２位高速Ａ／Ｄ转换器２数字存储示波器基本工作原理数字存储示波器与模拟示波器不同在于信号进入示波器后立刻通过高速Ａ／Ｄ转换器将模拟信号前端快速采样，存储其数字化信号。并利用数字信号处理技术对所存储的数据进行实时快速处理，得到信号的波形及其参数，并由示波器显示，从而实现模拟示波器功能，而且测量精度高。还可存储收稿日期：２００８－０４－３１稿件编号：２００８０４０３１ＡＤ９２２０，其最高采样速率可达１０ＭＨｚ。３．２双踪显示本系统设计的双踪显示模块是以高速切换模拟开关选通两路信号进入采样电路，两路波形存储在同一个存储器的奇、偶地址位。双踪显示时，先扫描奇地址数据位，再扫描偶地址数据位。采用模拟作者简介：郭小虎（１９８６－），男，汉族，湖北宜昌人。研究方向：通信工程。－４０－国外电子元器件》《２００８年第６期开关代替一个模数转换器，避免两片高速Ａ／Ｄ转换器相互干扰，降低系统调试难度，并且实现系统功能。３．３触发方式采用ＦＰＧＡ内部软件触发方式，通过软件设置触发电平，所设置的施密特触发器参数易于修改，从而抑制比较器产生的毛刺。当采样值大于触发电平，则产生一次触发。该方式充分利用了ＦＰＧＡ的资源，减少外围电路，消除硬件毛刺产生的干扰，易于调整触发电压。图１
数字存储示波器系统框图３．４波形显示位置的调节３．４．１行扫描调节通过控制ＦＰＧＡ内部双口ＲＡＭ（１ＫＢ）的起始地址的偏移量确定来控制波形的移动。其具体方法是将滑动变阻器Ｒ上的电平通过模数转换器转换为数字信号传输给ＦＰＧＡ，再与初始电平数字信号（显示位置复位时，滑动变阻器Ｒ的电平采样值）相比较决定起始地址ＡＤＲ０的偏移量。该方法可易于实现波形满屏和自动显示功能。模块、显示模块和键盘输入模块。而信号的前级处理模块又包括射级跟随器、程控放大电路、整形电路。Ａ、Ｂ通道的信号经前级处理变为０～４Ｖ，ＡＤ９２２０对其采样。波形存储控制模块将其采样数据写入ＦＰＧＡ内部ＲＡＭ，再由波形显示控制模块进行显示。ＦＰＧＡ通过编程设置实现测频、键盘扫描、显示驱动、波形存储控制等功能。单片机ＡＴ８９Ｓ５２控制整个系统键盘和点阵液晶模块实现人机交互。通过面板按键可方便调整波形显示方式。３．４．２列扫描调节ＭＡＸ１９７采样Ａ、Ｂ通道的Ｐｏｓｉｔｉｏｎ电位器值，所得采样值经ＦＰＧＡ送至１６位串行Ｄ／Ａ转换器，ＭＡＸ５４２产生直流电平，该直流电平与列扫描波形相加送至模拟示波器显示，实现波形上下移动。为分离Ａ、Ｂ通道，在读Ａ通道波形数据时，ＦＰＧＡ必须将ＰｏｓｉｔｉｏｎＡ电位器的值送至Ｄ／Ａ转换器；而在读Ｂ通道波形数据时，也必须将ＰｏｓｉｔｉｏｎＢ电位器的值送至Ｄ／Ａ转换器，这样可在调节某一电位器时，实现相应通道波形上下移动。５硬件电路设计采用模拟开关ＣＤ４０５１、宽带运算放大器５．１程控放大电路ＡＤ８４４及精密电位器实现１０ｍＶ／ｄｉｖ～２Ｖ／ｄｉｖ的多档垂直分辨率。ＦＰＧＡ含有通道选择寄存器模块，通过单片机写入通道号控制模拟开关以选通不同的反馈电阻，实现不同放大倍数，将信号调理在满足ＡＤ９２２０的０～４Ｖ的范围内，具体电路如图２所示。３．５波形数据存储数字示波器存储波形数据可采用外接的双口ＲＡＭ或通用静态ＲＡＭ，同时ＦＰＧＡ可控制ＲＡＭ的地址线，从而实现波形数据的存储。双口ＲＡＭ可同时进行读写操作，由于本系统设计采用ＦＰＧＡ，因此可充分利用ＦＰＧＡ的逻辑阵列和嵌入式阵列，可将双口ＲＡＭ写入ＦＰＧＡ内部，从而无需外接ＲＡＭ，减少硬件电路，提高简易数字示波器的可靠性。４系统设计方案本系统设计框图如图１所示。整个系统是以图２
程控放大电路单片机ＦＰＧＡ为核心，包括前端模拟信号处理模块、基于单片机和ＦＰＧＡ的简易数字存储示波器设计－４１－５．２数据采集模块本系统设计采用ＡＤＩ公司的高速模数转换器５．３．２程控放大控制模块单片机首先以１００ｍｖ／ｄｉｖ的档位对信号采样，通过比较与该信号最近的模拟开关的通道号，然后写入控制字，产生相应通道号，实现垂直分辨率的调整。ＡＤ９２２０实现波形信号的采集，ＡＤ９２２０最高采样速率可达１０ＭＨｚ，采用外部晶体振荡器８ＭＨｚ，ＦＰＧＡ内部通过采样实现波形存储。ＡＤ９２２０有直流耦合和交流耦合两种输入方式。本系统设计采用直流耦合，０￣５Ｖ的输入方式。采用内部２．５Ｖ参考电压。由于系统垂直分辨率只需２５５级，故采用ＡＤ９２２０的高８位。数据采集电路如图３所示。５．３．３波形存储控制模块该模块为ＲＡＭ模块的写地址累加器，可控制波形的存储。Ｈ＿ｓｅｒｉｎｇ为单次和多次触发控制引脚，当为高电平时，单次触发，停止向ＲＡＭ写入数据，所显示波形为存储波形；为低电平时，多次触发，当检测到一次触发时，即向ＲＡＭ写一次数据，共１Ｋ个点，并在写操作时屏蔽触发。写地址先写奇地址，存入通道一采样后的波形数据，后写偶地址，存入通道二采样后的波形数据。如果连续多次检测不到触发时，向ＲＡＭ中写入全０，显示一条直线，即实现自动捕捉功能。波形存储控制模块如图５所示。５．３．４波形显示控制模块该模块为读地址累加器，从ＲＡＭ中读取数据，并产生行扫描和列扫描数据。通过单片机写入累加器基地址，改变读取数据的起始位，实现波形的平移。该模块还可计算波形的峰峰值、平均值，单片机可直接读回数值。波形显示控制模块如图６所示。图３数据采集电路
５．３ＦＰＧＡ设计系统采用ＶｅｒｉｌｏｇＨＤＬ语言，在ＱｕａｒｔｕｓＩＩ软件下对ＦＰＧＡ进行逻辑电路的描述编程，可灵活实现系统所需电路和控制模块。５．３．１触发模块单片机先向ＦＰＧＡ模块写入设置的触发电压，ＦＰＧＡ内部相比较后，当采样值大于该触发电压时，则产生一次触发。图４为触发模块。图
５波形存储控制模块图
６波形显示控制模块６系统软件设计系统软件设计实现人机交互、信息提示、系统启动与复位等功能。首先系统初始化，显示默认通图
４触发模块道波形，再等待按键按下。当按键按下后，完成相应－４２－功能，显示相应波形，然后循环等待。系统软件设计流程如图７所示。国外电子元器件》《２００８年第６期７测试结果使用自制的数字存储示波器和ＴｅｋｔｒｏｎｉｘＴＤＳ１００２型数字示波器测量输入信号，其中部分测量数据如表１所列。通过对比测试和结果分析，各种输入信号在自制数字存储示波器上可精确显示波形，并且实现波形的双踪显示及波形水平、垂直平移，频率、平均值、峰峰值的测量，误差小，达图７
系统软件设计流程图到一定的精度要求。８结语本系统设计采用单片机作为核心控制器，充分利用ＦＰＧＡ的可编程逻辑功能，完成相关电路设计。软硬件有机结合实现简易数字存储示波器的设计，系统总体功能完善，稳定性高，使用方便。参考文献：［１］谢嘉奎．电子线路非线性部分［Ｍ］．北京：高等教育出版社，２０００．实验、测试（第二版）［Ｍ］．武［２］谢自美．电子线路设计、汉：华中理工大学出版社，２００３．［３］李朝青．单片机原理与接口技术（简明修订版）［Ｍ］．北京：北京航天航空大学出版社，１９９９．［４］ＡｎａｌｏｇＤｅｖｉｃｅｓＩｎｃ．ＡＤ９２２０ＤａｔａＳｈｅｅｔ［ＤＢ／ＯＬ］．ｈｔｔｐ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ＵｐｌｏａｄｅｄＦｉｌｅｓ／Ｄａｔａ＿Ｓｈｅｅｔｓ／ＡＤ９２２０．ｐｄｆ，２０００．!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!（上接第３８页）［２］陈莉蓉．单片微型计算机ＭＣＳ－４８／ＭＣＳ－５１应用手册［Ｍ］．北京：电子工业出版社，１９８６．５结语［３］窦振中，汪立森．ＰＩＣ系列单片机应用设计与实例该系统设计的创新点是采用温度范围为＋１０℃［Ｍ］．北京：北京航空航天大学出版社．２０００．该电阻具有灵敏度高，体积小、是，郭强．液晶显示应用技术［Ｍ］．北京：电子～＋１５０℃的热敏电阻。［４］李维言重量轻，热惯性小，寿命长及价格便宜等优点，而工业出版社，２０００．ＡＴ８９Ｃ２０５１是一个功能强大的单片机，适用于节能［５］杨岸，胡霞．基于两级计算机实现的第一故障检减排的电器控制，应用广泛。测系统［Ｊ］．微计算机信息，２００３，６（１）：４６－４７．参考文献：［６］吴振纲，陈虎．ＰＬＣ的人机接口与编程［Ｊ］．微计算机信息，２００５，８（１）：２１－２３．［１］李广弟．单片机技术［Ｍ］．北京：中央广播电视大学出版社，２００１．!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!欢迎订阅《国外电子元器件》（月刊）邮发代号：５２－
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对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。
下文总结了几种进行时序约束的方法。按照从易到难的顺序排列如下：
这是最基本的，所以标号为0.
1.核心频率约束+
时序例外约束包括FalsePath、MulticyclePath、MaxDelay、MinDelay.但这还不是最完整的时序约束。如果仅有这些约束的话，说明设计者的思路还局限在芯片内部。
2.核心频率约束+时序例外约束+I/O约束
I/O约束包括引脚分配位置、空闲引脚驱动方式、外部走线延时（InputDelay、OutputDelay）、上下拉电阻、驱动电流强度等。加入I/O约束后的时序约束，才是完整的时序约束。FPGA作为PCB上的一个器件，是整个PCB系统时序收敛的一部分。FPGA作为PCB设计的一部分，是需要PCB设计工程师像对待所有COTS器件一样，阅读并分析其I/O Timing Diagram的。FPGA不同于COTS器件之处在于，其I/O Timing是可以在设计后期在一定范围内调整的；虽然如此，最好还是在PCB设计前期给与充分的考虑并归入设计文档。
正因为FPGA的I/O Timing会在设计期间发生变化，所以准确地对其进行约束是保证设计稳定可控的重要因素。许多在FPGA重新编译后，FPGA对外部器件的操作出现不稳定的问题都有可能是由此引起的。
3.核心频率约束+时序例外约束+I/O约束+Post-fit Netlist
引入Post-fit Netlist的过程是从一次成功的时序收敛结果开始，把特定的一组逻辑（Design Partition）在FPGA上实现的布局位置和布线结果（Netlist）固定下来，保证这一布局布线结果可以在新的编译中重现，相应地，这一组逻辑的时序收敛结果也就得到了保证。这个部分保留上一次编译结果的过程就是Incremental Compilation，保留的网表类型和保留的程度都可以设置，而不仅仅局限于Post-fit Netlist，从而获得相应的保留力度和优化效果。由于有了EDA工具的有力支持，虽然是精确到门级的细粒度约束，设计者只须进行一系列设置操作即可，不需要关心布局和布线的具体信息。由于精确到门级的约束内容过于繁多，在qsf文件中保存不下，得到保留的网表可以以Partial Netlist的形式输出到一个单独的文件qxp中，配和qsf文件中的粗略配置信息一起完成增量编译。
4.核心频率约束+时序例外约束+I/O约束+LogicLock
LogicLock是在FPGA器件底层进行的布局约束。LogicLock的约束是粗粒度的，只规定设计顶层模块或子模块可以调整的布局位置和大小（LogicLock Regions）。成功的LogicLock需要设计者对可能的时序收敛目标作出预计，考虑特定逻辑资源（引脚、存储器、DSP）与LogicLock Region的位置关系对时序的影响，并可以参考上一次时序成功收敛的结果。这一权衡和规划FPGA底层物理布局的过程就是FloorPlanning.LogicLock给了设计者对布局位置和范围更多的控制权，可以有效地向EDA工具传递设计者的设计意图，避免EDA工具由于缺乏布局优先级信息而盲目优化非关键路径。由于模块在每一次编译中的布局位置变化被限定在了最优的固定范围内，时序收敛结果的可重现性也就更高。由于其粗粒度特性，LogicLock的约束信息并不很多，可以在qsf文件中得到保留。
需要注意的是，方法3和4经常可以混合使用，即针对FloorPlanning指定的LogicLock Region，把它作为一个Design Partition进行Incremental Compilation.这是造成上述两种方法容易混淆的原因。
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都说世界是连续的、真理是“模拟”的而非数字的。我们来想象一下，假如这个世界没有了模拟工程师会怎样……
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