你好你需要再设计一个module，然后茬这个新的module里面instance 那个flow和light然后定义一个wire把他们的clock连接一起就好了。
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急！！求问verilog 如何把上面多模块verilog的CLK1S 通过 wire 输入到下方多模块verilog的CLK ,并且把两个module变成一个？
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时间：2019-11-11 05:27
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