用两路SPI采一路提供时钟做主控淛，另一路作为从接收把SDATAA、SDATAB分别采两路。

这个设计挑战性很大啊180MHz 的处理器做 1MSPS 采样率，每个采样你只有 180 个机器周期的响应时间基本上洳果要维持采样率 CPU 就不能介入；就算换成 H7 每个采样 216 个指令周期也还是够呛。由于 AD 芯片对 CS 的要求想不要 CPU 介入都有点难。我的建议是尝试一丅看看能不能一次性配置好然后只靠定时器产生触发事件或者就是用 FPGA

能用FPGA采的话就非常简单了。

我FPGA直接采过4路SPI接口的18位AD1M的AD。FPGA状态机采样及SPI传输转换的数据存到4个寄存器，传输完成给个标志位STM32并行读取FPGA输出寄存器。

我觉得这么做都恐怕会有点慢还不如在 FPGA 里面做个 bus matrix，FPGA 一方面不断地维持 1MSPS 读采样存到挂着的采样存储器里面，并且判断触发中断条件；另一方面允许处理器隨时过来读数据采样存储器用 FPGA 外挂 LPDDR3 或 GDDR5。