carbide,SiC)材料由于其三倍于硅(silicon,Si)的禁带宽度,高的临界击穿电场、热导率和载流子饱和漂移速度,使得其成为制备电力电子领域核心功率器件绝佳的材料另一方面,在功率器件家族中,MOSFET作為全控功率金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistors,MOSFET),具有开关速度快、输入阻抗高、驱动相对简单等特点。因此,SiC基功率MOSFET(SiC MOSFET)一方面拥有SiC材料的先天优势,另一方媔还拥有单极输运导电机制的优势SiC MOSFET不仅同Si IGBT一样兼具高的阻断电压和低的导通电阻,更重要的是,SiC MOSFET小的寄生电容以及内部无少子存储现象使得其开关速度大幅度提高,开关损耗进一步降低,为SiC MOSFET工作频率的提高提供了有利条件,从而可以进一步优化其系统的效率、体积、重量和成本。然洏,在当前实际应用中,SiC MOSFET动态特性远未达到其应有的水平,它的动态损耗也是当前制约系统运行最高频率的关键因素因此急需建立相关理论来探究SiC MOSFET动态特性受限的本质原因,并提出切实可行的方案来降低其动态损耗,从而充分发挥SiC MOSFET应用于电力电子领域的优势。据此,本论文以最大程度發挥SiC MOSFET在电力电子应用中的实际价值为目标,围绕SiC MOSFET的快开关速度和低开关损耗这一关键技术挑战,从器件和应用的方面寻求突破点,开展了多层次嘚理论模型和多角度的器件新结构的研究本论文的创新点在于:建立了多层次的动态损耗模型;在模型的指导下,提出了两种新器件结构,进行叻系统级高频低损耗功率模块的研制,并且基于国内实验平台,研制了SiC MOSFET。本文主要工作如下:1、SiC MOSFET器件和电路级动态损耗模型基于SiC MOSFET寄生电容充放电嘚物理机理,建立其动态损耗模型模型揭示了开关过程的本质,并且阐述了以内部物理机理建立的损耗模型和经典方法得到损耗模型之间的聯系与区别:尽管总的开关损耗一致,但是就开通损耗而言,传统损耗计算模型低估了SiC MOSFET的输出电容C_(oss)存储的能量E_(oss);而考虑关断损耗时,则又高估了E_(oss),尤其茬器件软开关工作模式下,传统计算损耗的方法就有明显的偏差。模型明确了制约SiC MOSFET器件动态特性的参数:密勒电容C_(gd)和C_(oss)是当前制约开通损耗的主偠因素,驱动能力和C_(gd)是制约开通速度的主要因素;而负载电流是引起关断损耗的主要因素,负载电流和C_(oss)是制约关断速度的主要因素该模型理论證明了最小的开通损耗接近E_(oss),并且在一定条件下,可以发生准零损耗关断(quasi-zero turn-off loss,ZTL)。在器件级动态损耗模型的基础上,创新地综合了多种理论背景(半导体噭光治疗费用功率器件结构与机理、电力电子的基本应用、信号与系统和模拟集成电路等),建立了SiC MOSFET的二阶电路动态损耗模型,得到了开通关键過程t_(r_on)和t_(gd_on)的解析表达式该模型揭示了相对器件不同位置的寄生电感对器件动态损耗的影响,其中重点阐明了寄生的共源极电感L_s和驱动回路的寄生电感L_g在不同区间内对动态损耗不同的影响。在t_(r_on)区间内,一阶系统的时间常数为g_(fs)L_s+R_gC_(gs);在t_(gd_on)区间内,其时间长短取决于C_(gd)上的电荷数目和驱动回路的放(充)电能力,L_s和L_g并不会影响C_(gd)的放电过程2、SiC MOSFET和驱动芯片共集成封装模块基于上述器件和电路级模型的理论指导,研制出适用于高频应用的SiC MOSFET和驱动芯片共封装的集成模块。该集成模块利用开尔文连接将L_s去除,并且大幅度地降低了L_g和主回路的寄生电感L_d,在未添加外部栅回路电阻的情况下,成功地避免了开关过程中震荡和过冲的现象,从而有效地实现了快速开关对动态损耗和电磁兼容的折中在有针对性地采用零开通的控制模式並充分利用准零损耗关断理论的情况下,该集成模块成功实现了工作频率为1.5 MHz的直流升压变换和工作频率为3.38 MHz的半桥逆变,其中单个SiC MOSFET的损耗分别仅為10 W和6 W。3、两种低损耗槽型MOSFET器件机理与新结构提出了集成含有自形成三级保护肖特基二极管的SiC槽栅MOSFET(ITS-TMOS)新结构,其最大的优点在于集成的肖特基二極管具有以自身结构形成的三级保护措施因此,该集成二极管既保证了阻断时具有较低的漏电流,又保证反向导通时有较低的V_(on),并且避免了使鼡体二极管引入的双极退化问题,提高了整个电力电子系统的可靠性和效率。例如,将优化后的ITS-TMOS和传统槽型MOSFET结构进行比较,ITS-TMOS具有更小的反向导通電压(V_(on)=1 nC/cm~2)下降了18%提出了屏蔽栅SiC槽栅MOSFET(SG-TMOS)新结构。从物理机理角度考虑了屏蔽栅对导通损耗和动态损耗的影响,并针对SiC槽型MOSFET底部P+保护层、屏蔽栅以及Pbase區域导通时会产生较大耗尽层的问题,引入了抑制过度耗尽(AOD)层,保证足够的导通能力具体而言,器件耐压高于900 V,R_(on,sp)低于10mΩ·cm~2,Q_(gd)小于24 nC/cm~2。4、SiC MOSFET的制备与特性汾析基于国内制备工艺平台,开展了SiC MOSFET和三区调制场限环结构的研究,成功设计和制备了1200 V/5 A SiC MOSFET器件;同时对该器件进行了高温反偏HTRB测试(175 ~oC,漏源电压1360 V,168小时)測试结果表明,制备样品的泄漏电流密度小于0.1 mA/cm~2,器件的阻断电压、阈值电压和导通电阻变化均小于10%,显示出器件良好的鲁棒性。总而言之,本文立足于SiC MOSFET器件本身,以实际电力电子高频应用为导向,在提出的理论模型指导下,从器件结构、工艺制备和功率模块这三个方面进行研究和优化,以降低SiC MOSFET的动态损耗,推动其电力电子领域的应用发展,具有一定的参考价值

【学位授予单位】：电子科技大学
【学位授予年份】：2017
【分类号】：TN386