译码器实现多数表决逻辑函数

74LS138应当如何和与非门电路设计三人表决器呢本文将为你详细介绍基于74LS138下的三人表决器设计过程。

①当一个选通端(E1)为高电平另两个选通端((/E2))和(/E3))为低电平时,可将地址端(A0、A1、A2)的二进制编码在Y0至Y7对应的输出端以低电平译出(即输出为Y0至Y7的非)比如:A2A1A0=110时,则Y6输出端输出低电平信号

②利用 E1、E2和E3可级联扩展成 24 线译码器;若外接一个反相器还可级联扩展成 32 线译码器。

③若将选通端中的一个作为数据输入端时74LS138还可作数据分配器。

④可用在8086的譯码电路中扩展内存。

74LS138和与非门设计三人表决器

设Sa,Sb,Sc为三裁判按键按下=1通过,S为开始键

真值表中绿色圈为通过组合,通过後LED亮

74LS138和与非门设计三人表决器工作原理

首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器

全加器有3个输入端:a,bci;有2个输出端:s,co.

与3-8译码器比较3-8译码器有3个数据输入端:A,BC;3个使能端;8个输出端,OUT(0-7)

这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入ab,ci;将3-8译码器的3个使能端都置为有效电平保持正常工作;这里关键的就是处理3-8译码的8个輸出端与全加器的2个输出的关系。

现在写出全加器和3-8译码器的综合真值表:

(A/aB/b,C/ci为全加器和译码器的输入OUT为译码器的输出(0-7),s为加法器的和co为加法器的进位输出)PS:假定译码器的输出为高电平有效。

根据上面的真值表可以设计出电路图:

将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为加法器的和;将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入或门的输出作为加法器的进位输出。即完成了加法器的设计

当加法器的输入分别为:a=1,b=0ci=1时,对应3-8译码器的输入为A=1B=0,C=1这是译码器对应的输出为OUT(5)=1,其余的为0根据上面设计的连接关系,s=0co=1,满足全加器的功能举其他的例子也一样,所以设计全加器的设计正确。

在三人表决器的设計中如果数字系统简单,可以采用门电路;如果数字系统复杂则可以采用译码器、数据选择器和加法器比较好。关于74LS138和与非门设计三囚表决器的介绍就到这里了希望本文能够帮到你。

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