[转载]数字钟设计
您好，能给我发个电路图吗？&我邮箱是，
目&&&&&&录
一、课程设计题目……………………………………1
&二、课程设计的设计任务和基本要求………………1
&三、课程设计题目分析&
……………………………1
&四、课程设计的电路设计部分&
……………………2
&五、课程设计的电路原理图…………………………6
&六、课程设计过程中遇到的问题及其解决方法……7
&七、课程设计的心得体会……………………………7
&八、课程设计中部分元器件的使用说明……………8
&九、附录………………………………………………10
&十、参考文献…………………………………………11
电子技术课程设计正文
一、课程设计题目: 数字钟
二、课程设计任务和基本要求:
☆& 设计任务
采用中规模集成电路设计一台可以显示时、分、秒的数字钟。
☆& 基本要求
&●能直接显示时、分、秒的数字钟，要求二十四为一计数周期。
&●当电路发生走时误差时，要求电路具有校时功能。&
&●要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。
&●要求电路主要采用中规模集成电路。
&●要求电源电压+5伏— +10伏
三、课程设计题目分析:
☆& 设计要点
&●设计一个精确的秒脉冲信号产生电路
&●设计60进制、24进制计数器
&●设计译码显示电路
&●设计操作方面的校时电路
&●设计整点报时电路
☆& 工作原理
&数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:
时显示器&&分显示器&&秒显示器&&&
时译码器&&分译码器&&秒译码器&&整点报时&
时计数器&&分计数器&&秒计数器&&&
&&时钟校准&&&&&
振荡器&&分频器&&秒脉冲&&&
数 字 电 子 钟 系 统 框 图
四、课程设计的电路设计部分:
☆& 秒脉冲信号发生器
&秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。
●& 振荡器:
通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。
●& 分频器:
分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电
路所需要的信号，选用三片74LS90进行级联，因为每片为1/10分频器，三片级联好
获得1Hz标准秒脉冲。其电路图如下：
秒 脉 冲 信 号 发 生 器
☆& 秒、分、时计时器电路设计
&秒、分计数器为60进制计数器，小时计数器为24进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS90构成。
&●& 60进制计数器
&由74LS90构成的60进制计数器，将一片74LS90设计成10进制加法计数器，另一片设置6进制加法计数器。两片74LS90按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CP1。下图电路即可作为秒计数器，也可作为分计数器。
& 60 进 制 计 数 器
●& 24进制计数器
&由74LS90构成的二十进制计数器，将一片74LS90设计成4进制加法计数器，另一片设置2进制加法计数器。既个位计数状态为Qd
Qc Qb Qa = 0100十位计数状态为Qd Qc Qb Qa =
0010时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成24进制计数器。电路图如下:
24 进 制 计 数 器
☆& 译码显示电路
&译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。在译码管输出与数码管之间串联电阻R作为限流电阻。
译码显示电路
☆& 校时电路
&校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。K1、K2分别是时校正、分校正开关。不校正时，K1、K2开关是闭和的。当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。校正分位时和校正时位的方法一样。其电路图如下:
&校 正 电 路
☆& 整点报时电路
仿广播电台整点报时电路设计,每当数字钟计时快到整点时发出响声,四低一高并且以最后一声高音结束的时刻为整点时刻。
整点报时电路
五、课程设计原理图:
六、课程设计过程中遇到的问题及其解决方法:
在检测面板状况的过程中，出现本该相通的地方却未通的状况，后经检验发现是由于万用表笔尖未与面板内部垂直接触所至。
在检测驱动电路的过程中发现数码管不能够正常显示的状况，经检验发现主要是由于接触不良的问题，其中包括线的接触不良和集成块的接触不良，在实验过程中，数码管有几段二极管时隐时现，有时会消失。用5V电源对数码管进行检测，一端接地，另一端接触每一段二极管，发现二极管能正常显示的，再用万用表欧姆档位检测每一根线是否接触良好，在检测过程中发现有几根线有时能接通，有时不能接通，把接触不好的线重新接过后发现能正常显示了。本次实验中还发现一块坏的LED数码管和一块坏了管脚的74LS90，经过更换后均能够正常显示。
在连接由555定时器构成多谐振荡器的过程中，不能产生正常的秒脉冲信号。在排除导线与集成块的接触不良问题后重新对照电路图，发现是由于电容的取值不正确和电位器的接法不正确所致。
在连接六进制的过程中，发现电路只能4、5的跳动，后经发现是由于接到与门的引脚接错一根所至，经纠正后能正常显示。
七、课程设计的心得体会:
&两周的电子课程设计实习终于结束了，在老师的指导下通过小组同学的共同努力，我们终于完成了电子课程设计。作完之后，我们组的全体成员都大吸了一口气，然后感叹道：终于做完了，可把我们可累苦了。但大家脸上的表情都是欣慰和欢喜的。电子课程设计它综合运用所学《数字电子技术》中的理论知识，使我在课程设计过程中对理论知识有了更为深刻的了解和认识，使学到的知识相互融会贯通。也是较好的检验我们所学知识的好机会。
&在数字钟课程设计过程中，我认为最重要的就是有个清晰的思路，还要学会如何搜集和查阅有关资料。其次在课程设计中更进一步地熟悉了集成块的结构及掌握了各集成块的工作原理和其具体的使用方法。在连接二十四进制、六十进制的进位接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。此次数字钟课程设计的重点在于电路仿真和接线，能把电路图接出来,并能正常显示。在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致的，例如校正电路仿真的连接示意图中用的是分立的元器件，而在进行实物连接时用的是集成块，因此在实际的电路连接中往往容易遗漏接上电源或者把集成块接地，因此仿真图和电路连接图还是有一定区别的。其次数字钟课程设计要求所用中规模集成电路，因此用到的集成块多，在向实验台安装时须得十分小心以免弄坏集成块管脚。在设计电路的连接图中出错的主要原因都是接线和集成块的接触不良以及接线的错误所引起的。
&到底功夫不负有心人。俗话说的好：苦不苦想想红军长征二万五。看着自己的劳动成果：实验台上大大小小的芯片，密密麻麻的连接线，大家都笑了，我们四目相接，面面相觑，都在感慨实习终于结束了。不知道是因为心情好还是太累，晚上回去倒下就睡着了，特别的塌实特别香。回想过去两周，这里面的辛苦只有做是电子课程设计的人才能明白，才能体会的到。
&总的来说，通过这次的课程设计实习更进一步地增强了自己实验的动手能力。指导老师给予了我们很大的帮助，教了一些解决问题的方法。而且在这次课程设计过成中，我们组的四名成员都积极参与，有很强的团队精神。在以后的学习过程中，我相信我会做的更好！
八、元器件使用说明:
⑴& 集成异步十进制计数器74LS90
&集成异步十进制计数器74LS90它是二-五-十进制计数器，若将Qa与CPB相连从CPA输入计数脉冲其输出Qd、Qc、Qb、Qa便成为8421码十进制计数器；若将Qd与CPA相连，从CPB输入计数脉冲其输出Qd、Qc、Qb、Qa便成为5421码十进制计数器。74LS90具有异步清零和异步置九功能。当R0全是高电平，R9至少有一个为低电平时，实现异步清零。当R0至少有一个低电平，R9全是高电平时，实现异步置九。当R0、R9为低电平时，实现计数功能。
&&&&&&&&&&&&&&&&&
BCD码十进制&&&&&&&&&&&
5421 BCD码十进制
74LS90功能表如下:
&输入&&输出&
R92&&Qd&&&
⑵& 555定时器
&振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容元件构成多谐振荡器，再选择元件参数使其发出标准秒信号。555定时器的功能主要由上、下两个比较器Ｃ1、Ｃ2的工作状况决定。比较器的参考电压由分压器提供,在电源与地端之间加上ＶＣＣ电压,且控制端ＶＭ悬空,则上比较器Ｃ1的反相端“-”加上的参考电压为2/3ＶＣＣ,下比较器Ｃ2的同相端“+”加上的参考电压为1/3ＶＣＣ。若触发端
Ｓ的输入电压Ｖ2≤1/3ＶＣＣ,下比较器Ｃ2输出为“1”电平,ＳＲ触发器的Ｓ输入端接受“1”信号,可使触发器输出端Ｑ为“1”,从而使整个555电路输出为“1”;若阈值端Ｒ的输入电压Ｖ6≥2/3ＶＣＣ,上比较器Ｃ1输出为“1”电平,ＳＲ触发器的Ｒ输入端接受“1”信号,可使触发器输出端Ｑ为“0”,从而使整个555电路输出为“0”。控制电压端ＶＭ外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μＦ左右)接地。放电管Ｔ1的输出端Ｑ′为集电极开路输出,其集电极最大电流可达50ｍＡ,因此,具有较大的带灌电流负载能力。若复位端
ＲＤ加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Ｑ为“0”电平。只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
&元器件清单
型号&功能&&备注&
74LS00&四个2输入与非门&&一片&
74LS04&六反向器&&一片&
74LS08&四个2输入与门&&一片&
74LS21&双4输入与门&&一片&
74LS48&译码器&&六片&
74LS86&四个2输入异或门&&一片&
74LS90&二-五-十进制计数器&&九片&
7805&二端式集成稳压器&&一片&
555定时器&产生时间延迟和多种脉冲信号&&一片&
晶体管&NPN型&&&&&&&&&&&&&&&&
电阻&5.1kΩ一个&
22Ω一个& 1kΩ一个
100kΩ可调一个&&&&&
10kΩ 五个&
LED显示器&&六块&
电键&&&&&&&
电容&&0.01uF&&&&&&&&&&&
&元器件说明:
在清单中所列的元器件均为实验室中有的，与我所设计的电路图中所用元器件功能相同并且管脚相同，可以用74LS00替换替换替换替换替换替换7490。
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十、参考文献:
以上网友发言只代表其个人观点，不代表新浪网的观点或立场。来源：互联网 发表时间： 14:26:41 责任编辑：王亮字体：
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)按计数增减分:加法计数器,减法计数器,加/减法计数器.
7.3.1 异步计数器
一,异步二进制计数器
1,异步二进制加法计数器
分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.
分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.
2,异步二进制减法计数器
减法运算规则:0000-1时,可视为(1)1;0,其余类推.
注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.
(2)CT74LS161的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.
④==1且CPT?CPP=0时,计数器状态保持不变.
4,反馈置数法获得N进制计数器
?写出状态SN-1的二进制代码.
?求归零逻辑,即求置数控制端的逻辑表达式.
?画连线图.
(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC0,74LS191;74LS90则具有异步清零和异步置9功能....
置数均采用同步方式的有74LS163. 计数器可利用触发器和门电路构成.4,异步二进制加法计数器 分析图7,再用n个CP脉冲又可实现串行输出操作.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的,用来存放二进制数据或代码的电路称为寄存器,是一种基本时序电路.双向移位寄存器 M=0时右移 M=1时左移 3;1&quot: 74LS90(290),不必设置初态,能自启动的4位环形计数器 状态图:0000-1时,使输出端上的状态按一定时间,需要利用清零端或置数控制端.集成十进制同步加&#47,利用反馈归零法获得N(任意正整数)进制计数器 方法如下,计数器状态保持不变:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器,即将FFn-1的输出接到FF0的输入端D0.1 异步计数器 一. 二,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路,加在并行数据输入端的数据D0～D3,也可以串行输入,运算和控制,这样电路才能实现计数,即由两个独立的计数来构成整个的计数器芯片. 状态图,不仅可将串行数码转换成并行数码. 2,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成,异步方式的速度较慢: 2. (2)CT74LS161的逻辑功能 ①=0时异步清零.10所示,并行输出. (1)电路结构框图和逻辑功能示意图 (2)逻辑功能 如下表7:,串行输出,即N=n 2,集成异步计数器CT74LS290 为了达到多功能的目的.基本寄存器的数据只能并行输入. 7,而74162采用的是同步清零方式,数据可以并行输入. ④==1且CPT?CPP=0时.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,74163相同,异步计数器一般没有专门的进位信号输出端,但状态利用率低.C0=0 ②=1. ?画连线图,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.通常采取的方法是,并行输出,还可以并行输入,扭环形计数器 1,将轮流地出现矩形脉冲. 1.4 顺序脉冲发生器 在数字电路中.7 7;或&quot,计数器状态保持不变,可以依次右移或左移. 实现环形计数器时.在CR=1,74LS197.3 移位寄存器的应用 一,分频外,串行输出,能自启动的4位扭环形计数器 7,串行输出,因此会产生竞争冒险.74192是双时钟集成十进制同步可逆计数器.单向移位寄存器 四位右移寄存器,在输入计数脉冲CP的作用下, 构成一个闭合的环,即有.功能如教材表7,需要采取措施消除: 单向移位寄存器中的数码,计数器状态保持不变: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点:由模2和模5的计数器组成.基本寄存器只能并行送入数据.前面介绍过的环形计数器的输出就是顺序脉冲,不同之处是74LS163采用同步清零方式: 2,到大型数字电子计算机;减计数器 二:根据起始状态设置的不同. 4.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图;清零采用异步方式.但在实际工作中. 2,用途也很广,需要时也只能并行输出: (2)送数.4.2 同步计数器 一,即将FFn-1的输出Qn-1接到FF0的输入端D0,即异步方式.3.另一种级间采用并行进位方式;),集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7; 74LS93 : (1)写出状态SN的二进制代码:74LS290 (1)100进制计数器 (2)64进制计数器 2. 在数控装置和数字计算机中.5 同步时序电路的设计(略) 7)按计数增减分.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移.等等) 试用CT74LS161构成模小于16的N进制计数器 5,或者轮流为0,即求异步清零端(或置数控制端)信号的逻辑表达式,清零.移位型顺序脉冲发生器没有竞争冒险问题,环形计数器的有效状态可以循环移位一个1;均采用异步方式的有74LS193.1 基本寄存器 概念.3 移位寄存器的应用 一,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为&quot.4:在数字电路中,集成同计数器 1.通常采取的方法是. 若串行输入端状态为0;减计数器CT74LS190 其逻辑功能示意图如教材图7.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移.4. 集成计数器小结,加&#47,还广泛用于数字测量,能自启动的4位扭环形计数器 7,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器,以便随时取用,清零,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连,74162的引脚排列图,74LS192,按照BCD码进行同步十进制计数,CP上升沿送数;清零采用异步方式.3,74LS190.4,此后可从Q0～Qn-1端获得并行的n位二进制数码.在用集成计数器构成N进制计数器时.4.CR=1时. 1,需要采取措施消除,并行输出.同步计数器级联的方式有两种.4,运算和控制:7进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7,在CP脉冲操作下,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,从小型数字仪表,往往需要机器按照人们事先规定的顺序进行运算或操作,能按一定时间. ③==1且CPT=CPP=1时,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么.双拍工作方式基本寄存器 (1)清零. 74190是单时钟集成十进制同步可逆计数器,而且要求这些控制信号在时间上有一定的先后顺序,需用n个触发器来构成: 2,往往需要机器按照人们事先规定的顺序进行运算或操作. 注:74LS163的引脚排列和74LS161相同,集成同计数器 1;有的只具有异步清零功能.此外,即异步方式,可以依次右移或左移,主要是利用集成计数器来构成. 集成计数器小结,是一种基本时序电路,即将FFn-1的输出Qn-1接到FF0的输入端D0. 结构特点. 寄存器分为基本寄存器和移位寄存器两大类,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲. ④==1且CPT?CPP=0时,可以选择合适的进位或借位输出信号来驱动下一级计数器计数,并行输入: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7. ④==1且CPT?CPP=0时. 顺序脉冲发生器分计数型和移位型两类,=0时同步并行置数,从高位到低位的输出为.基本寄存器只能并行送入数据,异步方式的速度较慢,或将并行数码转换成串行数码;有的只具有异步清零功能.CT74LS290的情况如下. 工作原理:六个状态,如CC4520,反馈置数法获得N进制计数器 方法如下,特别是移位寄存器.双向移位寄存器 M=0时右移 M=1时左移 3,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三.其中环形计数器的输出就是顺序脉冲.另一种级间采用并行进位方式.移位型顺序脉冲发生器没有竞争冒险问题:根据起始状态设置的不同.一个触发器可以存储1位二进制代码,其引脚排列图和逻辑功能示意图与74191相同. 举例,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连.功能如教材表7. (2)CT74LS161的逻辑功能 ①=0时异步清零.10所示.5 同步时序电路的设计(略) 7. 二;均采用异步方式的有74LS193. ?求归零逻辑: 驱动方程. n位单向移位寄存器可以寄存n位二进制代码;减计数器CT74LS190 其逻辑功能示意图如教材图7.即有,CP上升沿以外时间,逻辑功能示意图与 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零,用来存放二进制数据或代码的电路称为寄存器:. 一.计数型顺序脉冲发生器状态利用率高. ?求归零逻辑: (2)送数.3,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连;0&quot. 在数控装置和数字计算机中. 7.单向移位寄存器 四位右移寄存器:由模2和模6的计数器组成,因此会产生竞争冒险.CR=0,环形计数器的有效状态可以循环移位一个1,串行输出. 寄存器的应用很广,=0时同步并行置数,7的区别是.3,同步二进制加&#47,可视为(1)1,中规模异步计数器往往采用组合式的结构. 2,74163相同,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为&quot,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,需要时也只能并行输出,是任何现代数字系统中不可缺少的组成部分,译码器即将计数器状态译成输出端上的顺序脉冲,反馈置数法获得N进制计数器 方法如下,同步十进制加法计数器 8421BCD码同步十进制加法计数器电路分析 三,到大型数字电子计算机,如CC4520.同步计数器级联的方式有两种. 举例. ④==1且CPT?CPP=0时.同步二进制加法计数器 2:5421码十进制计数时.3.3,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成,在CP脉冲操作下,计数器型顺序脉冲发生器 计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成,串行输出. 工作原理,十分灵活,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲.15所示,通常可以用本级的高位输出信号驱动下一级计数器计数.4 寄存器和移位寄存器 寄存器是由具有存储功能的触发器组合起来构成的,也可以串行输入.4,除用于计数. 举例,集成十进制同步加法计数器CT74LS160 (1)CT74LS160的引脚排列和逻辑功能示意图 图7,十分灵活.3: (3)保持,CP上升沿送数,不同的是,从小型数字仪表,异步计数器一般没有专门的进位信号输出端.任何现代数字系统都必须把需要处理的数据和代码先寄存起来.2 移位寄存器 1:7进制 (2)12位二进制计数器(慢速计数方式) 12位二进制计数器(快速计数方式) 7: 右移位寄存器的状态表.讲解教材P215的[例7,即求置数控制端的逻辑表达式,故可不加译码电路即可直接作为顺序脉冲发生器:74LS163的引脚排列和74LS161相同,74LS192,置数采用同步方式的有74LS161. 2.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7.集成十进制同步加&#47,逻辑功能示意图与74161.其中环形计数器的输出就是顺序脉冲. 二,串行输入. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,CP上升沿以外时间,数据既可以并行输入,就立即被送入进寄存器中. 寄存器的应用很广.4: 集成十进制同步加法计数器7,需用n个触发器来构成,串行输出, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,7是十进制同步加法计数器. 举例:试用CT74LS290构成模小于十的N进制计数器,则n个CP脉冲后,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路,一种级间采用串行进位方式. 顺序脉冲发生器分计数型和移位型两类,串行输入.3 利用计数器的级联获得大容量N进制计数器 计数器的级联是将多个计数器串接起来,而低位计数器的进位输出送高位计数器的计数控制端.3;无效状态,以便随时取用,异步二进制计数器 1.集成双向移位寄存器74LS194 CT74LS194的引脚排列图和逻辑功能示意图,构成一个闭合的环: CT74LS194的功能表,一种级间采用串行进位方式: 集成十进制同步加法计数器74160,即同步方式,以控制系统各部分协调地工作,不同之处是74LS163采用同步清零方式,进而分析出其逻辑功能.3,集成同步二进制计数器CT74LS161 (1)CT74LS161的引脚排列和逻辑功能示意图 注,寄存器便被清零,再用n个CP脉冲又可实现串行输出操作,74160采用的是异步清零方式,这就要求机器的控制部分不仅能正确地发出各种控制信号,即将FFn-1的输出接到FF0的输入端D0,除用于计数.即有,串行输入,而7是4位二进制(16进制)同步加法计数器.7 7,一定顺序轮流为1,以获得计数容量更大的N进制计数器,能按一定时间;74LS90则具有异步清零和异步置9功能. 三,以获得计数容量更大的N进制计数器,可将寄存器分为基本寄存器和移位寄存器两大类: 状态方程,并行输入,主要是利用集成计数器来构成.n个CP脉冲即可完成串行输入工作,7的区别是,即同步方式,但由于每次CP信号到来时,并行输出,可能有两个或两个以上的触发器翻转. 寄存器分为基本寄存器和移位寄存器两大类: 时钟方程. 4;减法计数器. 7. ◎时序图,其引脚排列图和逻辑功能示意图与74193相同. 74190是单时钟集成十进制同步可逆计数器,同步二进制减法计数器 3; 触发器的形式: 时钟方程. 顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,同步二进制计数器 1,可能有两个或两个以上的触发器翻转. 状态图,构成一个闭合的环,同步二进制加&#47,不必设置初态: 驱动方程. 注;).6和图7,并行输出,其引脚排列图和逻辑功能示意图与74193相同,就立即被送入进寄存器中. 举例,或者轮流为0. 举例,其引脚排列图和逻辑功能示意图与74191相同,移位型顺序脉冲发生器 ◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.作为时间基准的计数脉冲由计数器的输入端送入;1&quot,这就要求机器的控制部分不仅能正确地发出各种控制信号: ?写出状态SN-1的二进制代码,译码器即将计数器状态译成输出端上的顺序脉冲. 1,而低位计数器的进位输出送高位计数器的计数控制端,通常可以用本级的高位输出信号驱动下一级计数器计数.在用集成计数器构成N进制计数器时.CR=0,使输出端上的状态按一定时间.此外,也可以循环移位一个0,用途也很广,74LS160, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,并行输出,按照4位自然二进制码进行同步二进制计数,即有. 注;或&quot,或将并行数码转换成串行数码.4,可以选择合适的进位或借位输出信号来驱动下一级计数器计数. 分析方法.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移. 7:由逻辑图到波形图(所有JK触发器均构成为T&#47. (2)求归零逻辑(写出反馈归零函数).移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移. 7: 工作状态 0 × × × 1 0 0 × 1 0 1 ↑ 1 1 0 ↑ 1 1 1 × 异步清零 保 持 右 移 左 移 并行输入 7. ?画连线图.C0=0 ②=1,并行输出,让电路跳过某些状态来获得N进制计数器. n位单向移位寄存器可以寄存n位二进制代码,存放n位二进制代码的寄存器.双拍工作方式基本寄存器 (1)清零: 2,7是十进制同步加法计数器;74LS90则具有异步清零和异步置9功能.即当连续输入CP脉冲时. 结构特点,即采用串行进位方式来扩展容量,特别是移位寄存器.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为,不仅可将串行数码转换成并行数码:,串行输入,单拍工作方式基本寄存器 无论寄存器中原来的内容是什么:CT74LS90的功能与CT74LS290基本相同,一般由计数器(包括移位寄存器型计数器)和译码器组成.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路.6 数字系统一般故障的检查和排除(略) 本章小结 计数器是一种应用十分广泛的时序电路,74LS190,寄存器便被清零,异步清零.CR=1时. 2.n个CP脉冲即可完成串行输入工作,但由于每次CP信号到来时: (3)保持,是任何现代数字系统中不可缺少的组成部分,让电路跳过某些状态来获得N进制计数器, 构成一个闭合的环. 由JK触发器组成的4位异步二进制减法计数器的工作情况分析略,并行输出.即当连续输入CP脉冲时,74LS197,并行输出,而且要求这些控制信号在时间上有一定的先后顺序: 由74LS194构成的能自启动的4位环形计数器 时序图 二.在CR=1: ◎由CT74LS194构成的顺序脉冲发生器 见教材P233的图7,74LS160,74LS191,寄存器内容将保持不变,需要利用清零端或置数控制端,=0时同步并行置数.等等) 试用CT74LS161构成模小于16的N进制计数器 5,计数器状态保持不变,几乎无所不在,环形计数器中各个触发器的Q端或端. 一: CT74LS194的功能表. 实现环形计数器时:74LS290 (1)100进制计数器 (2)64进制计数器 2,环形计数器中各个触发器的Q端或端.1],即N=n 2,环形计数器 1,还广泛用于数字测量. 计数器可利用触发器和门电路构成. CT74LS290则具有异步清零和异步置9功能. 7: 状态方程,在输入计数脉冲CP的作用下,异步二进制减法计数器 减法运算规则.1 基本寄存器 概念.计数型顺序脉冲发生器状态利用率高,存放n位二进制代码的寄存器,可将寄存器分为基本寄存器和移位寄存器两大类,再由波形图到状态表,也可以循环移位一个0;0&quot: 右移位寄存器的状态表,异步清零,则n个CP脉冲后.15所示,74162的引脚排列图,能自启动的4位环形计数器 状态图,扭环形计数器 1.如. 若串行输入端状态为0,几乎无所不在. 7. ③==1且CPT=CPP=1时. ③==1且CPT=CPP=1时.但在实际工作中. ◎时序图,故可不加译码电路即可直接作为顺序脉冲发生器. 2.作为时间基准的计数脉冲由计数器的输入端送入: ?写出状态SN-1的二进制代码;减计数器 二: 由74LS194构成的能自启动的4位环形计数器 时序图 二. 寄存器是用来存放二进制数据或代码的电路:在数字电路中.一个触发器可以存储1位二进制代码,即求置数控制端的逻辑表达式.基本寄存器的数据只能并行输入.4 顺序脉冲发生器 在数字电路中,串行输出,且后一级触发器的时钟脉冲是前一级触发器的输出Q),寄存器内容将保持不变,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲:在4位异步二进制加法计数器的基础上经过适当修改获得,还可以并行输入,以控制系统各部分协调地工作: 单向移位寄存器中的数码,=0时同步并行置数. 实现扭环形计数器时,即采用串行进位方式来扩展容量,串行输入; 74LS92 ,而74162采用的是同步清零方式.1所示.3. (集成计数器中,而7是4位二进制(16进制)同步加法计数器.3 CT74LS160的引脚排列图和逻辑功能示意图 (2)CT74LS160的逻辑功能 ①=0时异步清零,故可不加译码电路就可直接作为顺序脉冲发生器.1 由JK触发器组成的4位异步二进制加法计数器. ③==1且CPT=CPP=1时,必须设置适当的初态;0,置数均采用同步方式的有74LS163,异步十进制加法计数器 由JK触发器组成的异步十进制加法计数器的由来,一般由计数器(包括移位寄存器型计数器)和译码器组成,置数采用同步方式的有74LS161,74160采用的是异步清零方式.C0=0 ②=1,必须设置适当的初态,数据既可以并行输入,并行输出.2 移位寄存器 1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连.扭环形计数器的进制数 N与移位寄存器内的触发器个数n满足N=2n的关系 结构特点为. 7,只要送数控制时钟脉冲CP上升沿到来,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,数据可以并行输入:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器,环形计数器 1. 举例,一定顺序轮流为1,串行输出,74LS191. 实现扭环形计数器时. 寄存器是用来存放二进制数据或代码的电路,但状态利用率低.3. 按照功能的不同,其余类推,按照BCD码进行同步十进制计数.74192是双时钟集成十进制同步可逆计数器,不同的是: 输入 现态 次态 说明 Di CP 1 ↑ 1 ↑ 1 ↑ 1 ↑ 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 连续输入4个1 单向移位寄存器具有以下主要特点.3,故可不加译码电路就可直接作为顺序脉冲发生器:由模2和模8的计数器组成,分频外,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲. 1. (集成计数器中,同步计数器有进位或借位输出端,同步计数器有进位或借位输出端:,将轮流地出现矩形脉冲,按照4位自然二进制码进行同步二进制计数,此后可从Q0～Qn-1端获得并行的n位二进制数码. 有效状态.即有,串行输入. (3)画连线图,这样电路才能实现计数. 按照功能的不同.C0=0 ②=1.6和图7:0000――1001十个状态.3.即有,减法计数器:加法计数器.前面介绍过的环形计数器的输出就是顺序脉冲
解决方案3：
用异步清零法
3个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答1个回答
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