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我记得可以编译但是不支持仿真
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再请教一个任务和函数的语法问题：任务中可否声明reg parameter 和 integer 类型的变量呢？它们的作用域就是限制在任务中吗？（还是说不可以这样做）
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Verilog（7）
注意：verilog中不能调用vhdl的parameter package,即vhdl中定义的parameter 不能被顶层verilog调用
今天在编译一个Verilog文件，其中嵌入了VHDL的模块，其VHDL模块如下：
entity vhdl_module is
: boolean := false;
-- boolean型
: boolean := false;
-- integral型
PORT_A: out std_logic;
PORT_B: in std_logic;
architecture synth of vhdl_module is
-- 此处省略
在Verilog文件中做如下调用：
module top(
vhdl_module
.PARA1(<span style="color:#),
.PRRA2(<span style="color:#)
vhdl_module_ins (
.PORT_A(res_n),
.PORT_B(clock)
Quartus II 编译后报错：
Error: VHDL type mismatch error at &component_name&.vhd: boolean type does not match integer literal
经查阅后得知，Quartus II在翻译VHDL中的boolean类型是用false和true传递的，而Synplify和ISE却用的是1和0传递的。故在此处会报错，需要改成如下方式：
module top(
vhdl_module
.PARA1(&true&), // 此处修改，若false则填入“false”，需加引号，否则任然会报错！
.PRRA2(<span style="color:#)
vhdl_module_ins (
.PORT_A(res_n),
.PORT_B(clock)
小小技巧，分享给大家。
ps：希望以后不同编译工具能够统一该调用参数的&#26684;式。
VHDL调用Verilog模块的时候，要在实例化模块前，加上“verilogmodelGM： ”
VHDL调用verlog：
verilog module：
module m(a,b,c);
input a,b;
调用如下：
compoent m
&&&&&&&&&&&&&&&&&&&&&&& a: in std_
&&&&&&&&&&&&&&&&&&&&&&& b: in& std_
&&&&&&&&&&&&&&&&&&&&&&& c: out std_logic
&&&&&&&&&&&&&&&&&&&&& );
end compoent
verilogmodelGE: m&&&&& //我自己实验的不用也可以，用了反而有错误，估计是软件变聪明了~
在VHDL里调用Verilog的话：例化&#43;映射
在Verilog里调用VHDL的话：只要映射
参考知识库
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历史上的今天
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blogTitle:'verilog 模块的引用(例化)',
blogAbstract:'\r\n\r\n\r\n\r\n\r\n定义模块 :&&&&&&&&&&&&&&&&&&& module&&Design(端口1，端口2，端口3……);\r\n&&&& 1）引用时，严格按照模块定义的端口顺序来连接，不用标明原模块定义时规定的端口名。 Design u_1(u_1的端口1，u_1的端口2，u_1的端口3，u_1的端口……)；//和Design对应&&&& 2）引用时用 “ . ” 符号，标明原模块定义时规定的端口名：&&&&&&&&',
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