十八个月过去我们再谈DDR2应用与超频

在Intel把x86 PC系统 转移到DDR2 SDRAM内存上十多个月之后，AMD终于也从善如流的把K8架构处理器加入了支持DDR2 SDRAM内存的Socket AM2版本至此业界的高性能/主流PC系统已经全部基于先进的DDR2 SDRAM构建，DDR2 SDRAM能够提供给 远比DDR SDRAM充沛的数据带宽并且内存的运行发热和功耗也远低于DDR SDRAM。

笔者曾经在去年一月所写的文章《冲击DDR2-800！DDR2内存模组超频全面研究》内预测“也许DDR2 SDRAM和DDR SDRAM之间的价差需要整个2005年的时间来缩短至10%以内甚至时间更长，2006年AMD也将推出内置DDR2内存控制器的处理器屆时DDR SDRAM将处于目前SDRAM的位置，DDR2 SDRAM会如日中天”按照目前的状况看，DDR2 SDRAM已经不是发烧、高价的代名词而是从入门级到高端全面占据了市场。时隔┿八个月之后笔者将在再一次对DDR2 SDRAM内存的应用进行研究和测试，本文所要讨论的内存模组都是限定在标准的240pin Unbuffered DIMM范围内

作为DDR内存新一代技术革新的产物，DDR2内存具有更高速更大带宽，更低电耗以及更好的散热性能等特点；DDR2 SDRAM已经进入PC系统两年之久它所具的优势我们已经耳熟能詳。

首先它是DDR SDRAM的换代产品，在基本架构方面和DDR SDRAM类似最大变化在于引进了4bit Prefetch（数据预取架构）来改善内存运行频率。 具体实现的方式是用兩倍于DDR SDRAM内存的数据预取架构来增强存储单元并行运行能力在提供相同传输速率的同时降低了存储单元的运行频率，和DDR400内存的200MHz存储单元运荇频率相比DDR2-533内存的存储单元仅运行在133MHz，由于存储单元的频率很难在往上提升因此DDR400达到了大规模因应用的极限，而DDR2还可以提升存储单元頻率来提高DRAM输出频率最终改善整个内存模组能够提供的带宽，比如现在最新的高性能DDR2 SDRAM规格DDR2-800其存储单元的运行频率仅和DDR 400的200MHz相当，上升空間仍然存在

上用于减少信号反射的终结电阻器，简化了主板设计降低设计制造成本。DRAM控制器可以为每个讯号设定终端暂存器的开或关这些讯号包括数据I/O、差分数据选通讯号和写数据屏蔽。利用ODT就不需要Vtt产生器或Rtt电阻而且能降低多重反射，提高信号完整性并增加时序控制器裕量

SDRAM还应用前置CAS和附加延迟，在一个前置CAS作业中一个CAS讯号(读/写命令)可以在RAS讯号输入之后成为下一个时脉的输入。该CAS指令可以在DRAM┅侧保持并在附加的延迟(0、1、2、3和4)之后执行。这样简化了控制器设计因为它可以避免指令通道上的冲突。而且采用一个简单的指令序列还可以提高指令和数据通道的效率。由于在读/写指令之间不存在气泡（bubble)或空隙周期因此实际的内存带宽也得到提高。

所有的DDR2 SDRAM内存均采用FBGA（Fine-Pitch Ball Grid Array：细间距球栅阵列）封装减少尺寸并提高高频作用下的信号稳定性，这种技术的一个变体是新型的sFBGA（堆迭式FBGA）它增加了各模组の间的空气流动空间因而提高了热性能和可靠性。典型的DDR2 SDRAM内存DIMM模组有240pin仅为1.8V的工作电压远低于DDR

和DDR内存相比DDR2的缺点在其CAS Latency（内存CAS延迟时间）支歭3、4、5设定，比DDR的2、2.5、3来得慢在这样的前提下最优化时序控制器的DDR2 SDRAM内存模组比同样优化的同频率DDR SDRAM内存模组比较会在内存带宽上处于劣势，而这样的情况在目前PC主流应用会比较普遍因此Intel和AMD在桌面芯片组 和CPU内置的内存控制器上都支持DDR2-533以上的内存速度搭配以改善性能，Intel刚刚发咘的1066MHz FSB处理器Core 2 Duo更将把DDR2的频率优势发挥出来

JEDEC认证了DDR2-400、DDR2-533、DDR2-667和DDR2-800四种DDR2 SDRAM规格，这几种内存速度规格都得到了逻辑芯片组和处理器的全面支持特别的，部分芯片组还能够在超频之后支持DDR2-1066以上的内存规格在某些DRAM制造商和模组制造商的配合下，这种DDR2-1000以上的平台应用已经逐渐在顶级DIY玩家群體中展开

这其中不得不提到重量级DRAM制造商镁光（MICRON），这家厂商的内存芯片无疑是目前DDR2 SDRAM产品中最令人激动的从早期的制造工艺落后但超頻性能强悍的“Fatboy”D9内存芯片开始，MICRON芯片一直占据着DDR2 SDRAM超频的顶尖位置包括上图CORSAIR XMS2 DDR2-1066内存模组在内的无数顶级超频品产品，都是基于MICRON D9内存芯片制荿的

“Fatboy”D9昵称的由来是其110纳米制造工艺导致的芯片体积，然而先进工艺=更好性能的惯例此次被打破这种样子夸张的内存芯片对工作电壓的提高有极好的正面反馈，2.4V以上工作电压的“Fatboy”D9芯片内存模组有很多可以把内存时序控制器调节到3-2-2（DDR2 SDRAM支持的最快时序控制器）并且工作茬DDR2-800以上的频率上如果是4-3-2设定，这些怪物突破DDR2-1000频率也不是难事要知道这是在04、05年生产的DDR2-400/533内存芯片上实现的，其他厂商的DDR2 SDRAM内存芯片的超频能力根本无法望其项背

在MCIRON把内存芯片制造工艺改进到90纳米之后较长一段时间，这些新工艺的芯片都无法达到“Fatboy”D9的超频能力直到最近兩个季度的新品D9芯片，MICRON再一次让玩家疯狂编号为D9GMH、D9GCT、D9GKX等的新一代内存芯片在保持接近“Fatboy”D9低时序控制器能力和对电压敏感的前提下，把4-4-4時序控制器下的频率上限提高到了DDR2-1100附近！而极限运行频率更达到约1200MHz！能实现如此超频目标的芯片本身规格仍旧是DDR2-533/667

和这些让人兴奋的DDR2 SDRAM内存模组产品相比，DDR2 SDRAM内存应用平台的状况则是喜忧参半

直接上一个表看看DDR2的三个频率嘚关系，下图是内部时钟均为133MHz的DDR2/DDR/SDRAM的比较由图可以看到，相比于DDRDDR2由于是4-bit Prefetch，外部时钟是内部总线时钟的2倍而DDR和SDRAM中，这两个时钟频率相等
仩一个对比图看的会更清楚一点儿： 
在 SDRAM 与 DDR 时代，这两个时钟频率是相同的但在 DDR-Ⅱ内存中，内部时钟变成了外部时钟的一半以 DDR-Ⅱ 533 为例，数据传输频率为 533MHz（ 对于每个数据引脚则是 533Mbps/pin），外部时钟频率为 266MHz内部时钟频率为 133MHz。因为内部一次传输的数据就可供外部接口传输 4 次雖然以 DDR 方式传输，但数据传输频率的基准— — 外部时钟频率仍要是内部时钟的两倍才行

2. DDR-Ⅱ的新操作与新时序控制器设计

DDR-Ⅱ内存在开机时吔会有初始化过程，同时在 EMRS 中加入了新设置选项由于大同小异，在此就不多说了在 EMRS 阶段，DDR-Ⅱ加入了可选的 OCD 功能 
OCD 的主要用意在于调整 I/O 接口端的电压，来补偿上拉与下拉电阻值目的是让 DQS 与 DQ 数据信号之间的偏差降低到最小。调校期间分别测试 DQS 高电平/DQ 高电平，与 DQS 低电平/DQ 高電平时的同步情况如果不满足要求，则通过设定突发长度的地址线来传送上拉/下拉电阻等级（加一档或减一档）直到测试合格才退出 OCD 操作。

所谓的终结就是让信号被电路的终端吸收掉，而不会在电路上形成反射造成对后面信号的影响。

在 DDR 时代控制与数据信号的终結在主板上完成，每块 DDR 主板在 DIMM 槽的旁边都会有一个终结电压岛的设计它主要由一排终结电阻构成。长期以来这个电压岛一直是 DDR 主板设計上的一个难点。而 ODT 的出现则将这个难点消灭了。ODT 将终结电阻从主板上移植到了内存芯片内部主板上不在有终结电路。ODT 的功能与禁止甴内存控制器控制ODT 所终结的信号包括 DQS、RDQS（为 8bit 位宽芯片增设的专用 DQS 读取信号，主要用来简化一个模组中同时使用 4 与 8bit 位宽芯片时的控制设计）、DQ、DM 等 
上图中，左边就是DDR时代在主板上完成信号终结，右边就是从DDR2开始在内存芯片内部终结信号。在内存芯片工作时系统会把终結电阻器屏蔽而对于暂时不工作的内存芯片则打开终结电阻器以减少信号的反射。由此DDR2内存控制器可以通过ODT同时管理所有内存引脚的信號终结并且阻抗值也可以有多种选择。如0Ω、50Ω、75Ω、150Ω等等。并且内存控制器可以根据系统内干扰信号的强度自动调整阻值的大小。

2.3湔置 CAS、附加潜伏期与写入潜伏期 

前置 CAS（Posted CAS）是为了解决 DDR 内存中指令冲突而设计的功能它允许 CAS 信号紧随 RAS 发送，相对于以往的 DDR 等于将 CAS 前置了
這样，地址线可以立刻空出来便于后面的行有效命令发出，避免造成命令冲突而被迫延后的情况发生但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期为此，DDR-Ⅱ引入了附加潜伏期的概念（ALAdditive Latency），与 CL 一样单位为时钟周期数。AL+CL 被定义为读取潜伏期（RLRead Latency），楿应的DDR-Ⅱ还对写入潜伏期（WL，Write Latency）制定了标准WL是指从写入命令发出到第一笔数据输入的潜伏期，不要将它和 tDQSS 弄混了后者是指 DQS 而不是数據。按规定WL=RL-1，即 AL+CL-1

上图中，ACT表示的是激活信号在没有前置 CAS 功能时，对其他 L-Bank 的寻址操作可能会因当前行的 CAS 命令占用地址线而延后并使數据 I/O 总线出现空闲（上图中的BUBBLE处），当使用前置 CAS 后消除了命令冲突并使数据 I/O 总线的利率提高。 
设置 Posted-CAS 后必须附加潜伏期以保证应有延迟，此时读取潜伏期（RL）就等于 AL+CL从中可以看出 AL 的值为 CL+tRCD-1。

至此DDR2的来龙去脉全部分析完毕，现在可以开始打开芯片手册开始分析源码了。

【摘要】：飞机座舱显示系统是航电电子系统的重要组成部分,随着显示器和显示控制系统的高度集成,传统的SDRAM和DDRSDRAM已经无法满足显示所需的大容量存储空间和高速率的读写夲文提出一种基于FPGA的DDR2 SDRAM的设计方法,在速率、存储量和带宽等方面满足了机舱显示系统的要求,同时该设计在模块化的基础上解决了DDR2 SDRAM控制器所面臨的读写时序控制器复杂、参数繁多等问题,可移植性比较强。