我也打算学习cadence，protel、AD、PADS都有用过，听说cadence画板子很爽，学习学习！
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Altium Designer原理图怎样转智能PDF？&br&怎样设置AD让转出来的PDF文件中鼠标左键单击元件，就会出现元件的信息，比如元件的封装名称、元件库名称、元件标识、注释等（可参考图片）&br&&br&&img src=&/9c173fcca1ec566de2fd5ffa_b.jpg& data-rawwidth=&2448& data-rawheight=&3264& class=&origin_image zh-lightbox-thumb& width=&2448& data-original=&/9c173fcca1ec566de2fd5ffa_r.jpg&&
Altium Designer原理图怎样转智能PDF？怎样设置AD让转出来的PDF文件中鼠标左键单击元件，就会出现元件的信息，比如元件的封装名称、元件库名称、元件标识、注释等（可参考图片）
建议学习AD，protel兼容性不是很好，而且AD用起来要比protel好用。
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你可能喜欢只推荐两个东西，这两个我跟很多人推荐过，我建议每一个搞EE的都看，尤其是搞ASIC的：&br&（1）西安理工大学余宁梅主讲《半导体集成电路》，前面部分是数字集成电路部分，后面部分是模拟的。这个对集成电路基础理论讲的非常到位，跟周润德翻译的几本书非常搭配。&br&（2）《微处理器设计：从设计规划到工艺制造》。这本书我四五年之前在图书馆遇到，后来看了好几遍。书的作者是Intel的工程师，参与过奔腾4的设计。这本书是唯一一本能够将你所学的所有集成电路知识和体系结构以及工艺设计等串起来的一本书。如果你做IC，里面提到的概念绝大部分你以后都会遇到。
只推荐两个东西，这两个我跟很多人推荐过，我建议每一个搞EE的都看，尤其是搞ASIC的：（1）西安理工大学余宁梅主讲《半导体集成电路》，前面部分是数字集成电路部分，后面部分是模拟的。这个对集成电路基础理论讲的非常到位，跟周润德翻译的几本书非常搭配…
你说的某种程度上是对的，但是又完全不对。我当年面试朗迅的时候，面试官问了我一个问题，一直让我印象深刻。当时的问题是：你觉得ASIC设计里面最重要的是什么？我说RTL设计，因为RTL写的好坏直接决定了后续的所有。面试官说我错了，他说应该是综合，因为到了综合这一步，往后的一切都不再是设计者可以控制的了。某种程度上说，过了综合之后，后续designer所做的事情都是设约束和check，干活的已经不再是设计者，而是EDA工具。所以确实可以认为EDA工具才真正懂ASIC设计，它们对设计者屏蔽了几乎所有复杂的基础理论和公式，让大部分设计者可以从极其复杂的半导体基础中解放出来，什么短沟道效应，速度饱和，闩锁效应等完全不用care，连寄生电容等都不需要计算，全部由EDA软件求解你都不知道是什么样的公式，算出来后直接给你。很多设计者辛苦学会了VLSI的基础知识，工作以后发现毫无用途，自己只是个码农。从这方面说，EDA工具比所有designer更懂ASIC，更懂半导体。&br&————————分割线————————&br&但是，ASIC或者半导体的知识并不是做一款chip的原因，懂ASIC和半导体理论也不是设计者的核心竞争力。所有的ASIC芯片都面向一个领域，比如我们公司做得SSD主控制器芯片，面向SSD，那么这款chip怎么做就必须充分研究SSD的特性。SSD的读写延时是怎么样？SSD出错率如何，怎么样进行纠错恢复，什么程度的纠错是符合要求的？SSD寿命如何控制？我举个简单栗子，nand flash擦除写入需要ms量级，还有可能擦除/写入失败，但是不可能等这么久才给host报告写入完成，那会导致host长期等待，吞吐量会变得极低。怎么解决这个问题才是这款chip的真正核心技术之一。&br&所以，ASIC设计里面什么最重要？既不是RTL，也不是综合，更不是EDA做的那些，而是这款chip需要解决什么问题，做这款chip的目的是什么，这才是真正的核心技术。依我所见，一款chip的设计团队，掌握这个的大概只有5～10个人左右。
你说的某种程度上是对的，但是又完全不对。我当年面试朗迅的时候，面试官问了我一个问题，一直让我印象深刻。当时的问题是：你觉得ASIC设计里面最重要的是什么？我说RTL设计，因为RTL写的好坏直接决定了后续的所有。面试官说我错了，他说应该是综合，因为到…
啊。。 大家去看看 &a data-hash=&ebb7f9b495c9fe9f3ab87a& href=&///people/ebb7f9b495c9fe9f3ab87a& class=&member_mention& data-hovercard=&p$b$ebb7f9b495c9fe9f3ab87a&&@Kaiser Li&/a&
的答案啊。。。 那个是针对问题的正解！ &br&&br&----------------------------&br&&br&摸摸题主, 不要打人...我们来看看为什么&br&&br&大体上有两类原因: &br&&br&1. 该信号不是优先信号, 需要给优先信号腾位置; &br&2. 片内就近连接. &br&3. IO Pad 位置不够.&br&&br&题主给的例子我认为是符合1 和 3 的. &br&&br&假设我设计了一个处理器, 里面的结构长这样: &br&&br&鉴于接口A可以和高速缓存通信, 制造商一定要保证&b&部分&/b& IO-A的速度, 假定为100MHz;&br&接口B可以控制高精度模拟电路, 我们假定需要50MHz&br&接口C则是一些通用接口, 用来干啥都可以. 那么可能设计时候考虑的速度只有10MHz. &br&&br&之后制造商需要给这坨东西加上I/O Pad, 否则信号出不来. &br&&br&题主认为Pad应该长这样: &br&&img src=&/febafb13e9f3d277ff360ba_b.png& data-rawwidth=&549& data-rawheight=&388& class=&origin_image zh-lightbox-thumb& width=&549& data-original=&/febafb13e9f3d277ff360ba_r.png&&&br&其实Pad跟芯片对比长这样: &br&&br&&img src=&/cd8e924734ece0e1dade5_b.png& data-rawwidth=&540& data-rawheight=&309& class=&origin_image zh-lightbox-thumb& width=&540& data-original=&/cd8e924734ece0e1dade5_r.png&&&br&Pad的大小常常能接近或超过小模块的大小.. 而且中间还要留间隔. &br&&br&于是设计完之后发现: 左边只能有16个接口, 但是C接口和&b&高速&/b&A接口全都对着左边. &br&&br&怎么办呢? 反正C接口不重要, 就把它随便换个位置呗~ &br&&img src=&/903eea114b0456da6cae217f5113e42b_b.png& data-rawwidth=&512& data-rawheight=&327& class=&origin_image zh-lightbox-thumb& width=&512& data-original=&/903eea114b0456da6cae217f5113e42b_r.png&&于是就成了这样.
啊。。 大家去看看
的答案啊。。。 那个是针对问题的正解！ ----------------------------摸摸题主, 不要打人...我们来看看为什么大体上有两类原因: 1. 该信号不是优先信号, 需要给优先信号腾位置; 2. 片内就近连接. 3. IO Pad 位置不够.题主给…
&img src=&/fdea8fa7edcd_b.png& data-rawwidth=&893& data-rawheight=&708& class=&origin_image zh-lightbox-thumb& width=&893& data-original=&/fdea8fa7edcd_r.png&&&br&&br&实在看不下去了，不匿了，实名黑。&br&&br&特别厌烦这个老杳，讨厌这种自己啥事儿没成，却整天在网上点评这个那个的人。这一回更是看人家公司遭难，赤裸裸地落井下石，人家还没倒闭就造谣说人家倒闭，看倒得还不够快，想干脆再推一把么？ &br&&br&别的不说了，祝京微雅格顺利度过危机，万一不行，也希望在里面工作的同行们有个好归宿。
实在看不下去了，不匿了，实名黑。特别厌烦这个老杳，讨厌这种自己啥事儿没成，却整天在网上点评这个那个的人。这一回更是看人家公司遭难，赤裸裸地落井下石，人家还没倒闭就造谣说人家倒闭，看倒得还不够快，想干脆再推一把么？ 别的不说了，祝京微雅格顺…
&a href=&/people/arthur-wang-17& class=&internal&&Arthur Wang&/a&说的好，先看manual 。我老板的口头禅也是“这个简单，翻一翻manual 就会了啊。”（其实并没有）以及不论什么tool都是“自己去找manual学啊”（TT.）。&br&&br&推荐几个不错的论坛：&br&官方的：&a href=&///?target=http%3A///cadence_technology_forums/f& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Forums -
- Cadence Technology Forums&i class=&icon-external&&&/i&&/a&&br&国外论坛：&a href=&///?target=http%3A//www.designers-guide.org/Forum/& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&The Designer's Guide Community Forum&i class=&icon-external&&&/i&&/a&&br&&a href=&///?target=http%3A///& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Forum for Electronics&i class=&icon-external&&&/i&&/a&&br&国内论坛：&a href=&///?target=http%3A///& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&中国电子顶级开发网论坛(EETOP) 国内顶级电子论坛，最活跃的电子工程师交流社区&i class=&icon-external&&&/i&&/a&&br&&br&一般来说，直接google或百度你的问题，然后再找啊找~&br&当然最后可能会发现，最好用的还是「神一般的学长」XD&br&&br&PS:关于一些最基本的操作，之前网络上有一个200多页的中文教程，版权不明，搜「基于Cadence的IC设计」应该可以找到，不过比较旧一点是针对IC 5的。&br&书本的话早一点的有何乐年的&a href=&///?target=http%3A///.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&《模拟集成电路设计与仿真》&i class=&icon-external&&&/i&&/a&&br&新出的如：&a href=&///?target=http%3A///.html& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&《CMOS模拟集成电路设计与仿真实例――基于Cadence ADE》&i class=&icon-external&&&/i&&/a&
说的好，先看manual 。我老板的口头禅也是“这个简单，翻一翻manual 就会了啊。”（其实并没有）以及不论什么tool都是“自己去找manual学啊”（TT.）。推荐几个不错的论坛：官方的：国外论坛：
eda技术包含的含义太多了，芯片的前端(verilog, vhdl等rtl, 仿真验证等等)还有后端(布局布线啊等等)，甚至研究综合布局布线等软件算法也都跟eda相关。&br&&br&不过看你的意思，应该是指想学习verilog这个层面的，比较偏向于前端。&br&&br&那么就得回答怎么样才能成为一个比较精进的前端工程师。&br&&br&首先学习verilog HDL方面，一定要知道HDL和c/c++ java等软件语言的不同。HDL是hardware description language也就是硬件描述语言；再看看c，叫c/c++ programming language，程序设计语言。那verilog为什么不叫硬件设计语言呢？这是因为两种语言在思路上有很大不同，你用verilog的时候，其实是在描述一个数字电路，包括组合逻辑电路和时序逻辑电路；而c/c++是在指导计算机以一定过程执行指令，或者一些更好层次的抽象，例如对象啊等等。既然是这样，学好verilog的基础是，学好数字电路，其中最最主要的，是要弄清楚组合逻辑电路和时序逻辑电路，这是最基本最基本的了。然后学学verilog的语法。这个意思也就是，如何用verilog描述一个组合电路，如何用verilog描述一个时序电路，如何描述一个状态机？这是非常非常具体而基本的问题，你肯定能找到答案的当你写出一个模块，基本就知道综合器大概会综合成什么样子之后，你的前端功力算是入了一点点门。&br&&br&之后要更精进的话，一般是两个方向，算法和架构。&br&算法在于你要有稍好的数学基础，了解算法。更重要的是，要知道有哪些重要的算法结构，例如怎么用verilog很高效的实现一个循环？什么是流水线？如何给流水线定级？建议这方面可以看看xilinx的high level synthesis手册，看看有哪些基本的算法实现结构。&br&&br&架构类的就是对整个设计，要么是一个芯片，要么是一个fpga设计，对他们整体设计方案、性能参数等等进行确定，相当于总体把关的一个角色。这个对人的整体水平要求很高的。&br&&br&另外还有验证方面，有一套验证方法学。&br&&br&上边这些东西，都是和你的专业和项目经历相关的。算法和算法是不同的，架构和架构是不同的，经过慢慢的积累，你就可以形成自己的竞争力。这些东西都要实际去做去实践的，工作中，平时业余爱好中。比方你是做通信方面，你可以整整通信的一些算法啊；图像方面的，你可以做做图像处理的流水线啊，架构方面，可以先从一些小的、通用的开始，比方说DDR控制器啊神马的，自己去找去发现。&br&&br&还可以找一些实习，接触实际项目，接触实际的需求。&br&&br&其实你看，verilog神马的，就是一个工具，进阶的都是对一个功能，一个系统有深刻的理解和把握，然后用verilog实现。verilog无非是一个工具而已。就像锤子和凿子一样，是个工具，学会一个工具很简单，但是能用锤子和凿子敲打出一个板凳和敲打出一个美丽的雕塑，甚至敲打出一个木屋，层次和境界都是不一样的。
eda技术包含的含义太多了，芯片的前端(verilog, vhdl等rtl, 仿真验证等等)还有后端(布局布线啊等等)，甚至研究综合布局布线等软件算法也都跟eda相关。不过看你的意思，应该是指想学习verilog这个层面的，比较偏向于前端。那么就得回答怎么样才能成为一个比…
当然不是，这么low的方案怎么可能采用。&br&你的那种仿真测试属于RTL级别的测试，实际公司用的都是行为级的仿真测试。要根据应用场景，搭建周边的模型，构成完整的应用场景，而且要做到充分的随机化。如果你的设计作为从机工作，那么就需要写一个主机model，主机给从机发送请求，然后从机进行响应。比如你做一个PCIe从设备，那么你需要自己写一个PCIe主设备模型，主设备要能够完全支持PCIe协议，以协议要求的格式发送数据，而不是仅仅产生几个接口时序。如果要测试通信算法，那么需要一个model来产生数据，并且用特定算法的model来加噪，数据送给你的RTL模型，再比对输出。如果用到了MCU，你还要模拟MCU的行为，用模型来写MCU的中断处理。还有很多硬核，IP提供商会给你仿真模型。如果你得设计有模拟电路，那么你还要写模拟电路的数字模型，至少与数字部分的接口逻辑需要正确给出。&br&实际项目中验证的代码不比RTL的代码少，需要很多的model来配合，达到充分的自动化，有时候调试model比调试RTL还费时间，model里面也有不少bug。仿真分为随机仿真（random case）和定向仿真（test case）。顶层有各种engine，用来控制model打各种各样的测试pattern。每个model都要有自己的检测器，监测自己model的输出，并判断是否正确。
当然不是，这么low的方案怎么可能采用。你的那种仿真测试属于RTL级别的测试，实际公司用的都是行为级的仿真测试。要根据应用场景，搭建周边的模型，构成完整的应用场景，而且要做到充分的随机化。如果你的设计作为从机工作，那么就需要写一个主机model，主…
三家里面mentor graphic最老，cadence最年轻。&br&一般认为synopsys的DC综合和PT时序分析乃是神器，远强于其余两家，市场中占绝大份额。&br&cadence后端比较强，模拟电路，数模混合以及定制电路这块比较厉害，PCB上也不错。&br&mentor graphic也是在后端布局布线这块比较强一些，在PCB上也很不错。&br&当然了，EDA公司提供给IC公司的一般都是全家桶。所以，谁的EDA集成度好其实更有优势。&br&我们公司用的是cadence全家桶，虽然DC和PT这么牛逼，我们还是用的cadence的，没用synopsys的。
三家里面mentor graphic最老，cadence最年轻。一般认为synopsys的DC综合和PT时序分析乃是神器，远强于其余两家，市场中占绝大份额。cadence后端比较强，模拟电路，数模混合以及定制电路这块比较厉害，PCB上也不错。mentor graphic也是在后端布局布线这块比…
EDA软件一般用directed acyclic graph (DAGs) 表示netlist,但是在具体的阶段会有更为有效的数据结构来表示DAGs. &br&&br&在前端逻辑综合阶段，technology independent的逻辑综合用到的数据结构是binary decision diagram (BDD)，technology mapping时用到的则是and-inverter graph (AIG). 你可以参考UCB的逻辑综合软件ABC.&br&&br& 验证阶段像formal verification用到的也是BDD.&br&&br&后端的physical design阶段总体而言还是用DAGs，有时候为了更为高效的实现某些算法可能需要设计对应的数据结构。
EDA软件一般用directed acyclic graph (DAGs) 表示netlist,但是在具体的阶段会有更为有效的数据结构来表示DAGs. 在前端逻辑综合阶段，technology independent的逻辑综合用到的数据结构是binary decision diagram (BDD)，technology mapping时用到的则是and-…
&i&Architecture and CAD for Deep-Submicron FPGAs,&/i&&br&Vaughn Betz,Jonathan Rose,Alexander Marquardt,&br&Kluwer Academic Publishers Norwell, MA, USA (C)1999.&br&&br&&img src=&/05b7eb5f43f_b.jpg& data-rawwidth=&329& data-rawheight=&499& class=&content_image& width=&329&&
Architecture and CAD for Deep-Submicron FPGAs,Vaughn Betz,Jonathan Rose,Alexander Marquardt,Kluwer Academic Publishers Norwell, MA, USA (C)1999.
&a href=&///?target=http%3A///st-web-ui/static/active/en/resource/technical/document/datasheet/CD.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&http://www.&/span&&span class=&visible&&/st-web-ui/static&/span&&span class=&invisible&&/active/en/resource/technical/document/datasheet/CD.pdf&/span&&span class=&ellipsis&&&/span&&i class=&icon-external&&&/i&&/a&&br&当初看到这个问题，就觉得可能是IO的多功能促使这样的排序：&br&截图如下：&br&&img data-rawheight=&948& data-rawwidth=&759& src=&/aaa2df3fefc0be32f95b16c0f8812453_b.png& class=&origin_image zh-lightbox-thumb& width=&759& data-original=&/aaa2df3fefc0be32f95b16c0f8812453_r.png&&PC4 、PC5是ADC12-in14~15&br&它俩自然挨着PA4~7&br&工程师设计芯片引脚的时候，ADC功能是第一优先排序，IO分组自然就看似不合理。&br&&br&如果用到ADC，肯定要挨着才能保证信号。 I/O嘛,PCB上随便划拉划拉就能用了。
当初看到这个问题，就觉得可能是IO的多功能促使这样的排序：截图如下：PC4 、PC5是ADC12-in14~15它俩自然挨着PA4~7工程师设计芯片引脚的时候，ADC功能是第一优先排序，IO分组自然就看似不合理。如果用到ADC，肯定要挨着才能保证信号。 …
做FPGA到最后自然是规模越来越大，编译时间越来越长。想增强服务器性能来解决问题是不大现实的，老板也禁不住你隔年就要换机器。 还是要从工具和设计来解决问题。 两个是结合起来的。先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一个模块的大小控制在中度规模，调试时一个模块一个模块来。到后期，调通的模块都用edf网表代替，节省综合时间。
在PnR阶段，看模块的功能，可以设置各个模块的优化策略，低速小面积的就放松了布。在调试时，如果改动不大，就用增量式编译，保留上次PnR结果作为参考。 对于好不容易调通的模块甚至可以完全保留上次结果。&br&&br&先扯这么多吧
做FPGA到最后自然是规模越来越大，编译时间越来越长。想增强服务器性能来解决问题是不大现实的，老板也禁不住你隔年就要换机器。 还是要从工具和设计来解决问题。 两个是结合起来的。先把模块分好，port上能用REG隔离最好，尽量切断跨模块的组合逻辑。把一…
前两天的FCCM上还看到了京微雅格和上交钱老师合作的工作，据说已经用在了他家的工具里面。在FPGA工具这个小众领域一直也是英国美国加拿大的几个组的天下，鲜见来自国内的较出色的工作。个人感觉很是亮眼。demo night上也看到了京微雅格的工具展示，虽说调试工具之类的支持不足，但是还是能用的，在这个领域能把路走通已经不易了。&br&&br&说FPGA小众，进口就好了，要是你尝试尝试买过工业级或者更高的FPGA应该都感受过禁运带来的纠结吧。不管京微雅格能不能挺过来，我还是希望这些技术能继续发展下去，希望能有好用的国产FPGA。行业啦发展啦资本啦这种大话题离我们搬砖的小兵太遥远了，我们只希望有朝一日能方便地买到片子，顺顺当当地干活。
前两天的FCCM上还看到了京微雅格和上交钱老师合作的工作，据说已经用在了他家的工具里面。在FPGA工具这个小众领域一直也是英国美国加拿大的几个组的天下，鲜见来自国内的较出色的工作。个人感觉很是亮眼。demo night上也看到了京微雅格的工具展示，虽说调试…
来自子话题：
电路板的基本设计思路和需要注意的事项肯定都是大致一样的，所以你看到的基本流程和规则都差不多，但对于高速板，在做之前可能需要信号的仿真，对于延时的控制等。AD不是不能做，相比较Cadence来说你可能需要做的更加复杂，当然其实如果你经验丰富的话，有些时候你是不需要仿真的，而且你对你的整个板子的原理设计烂熟于心的话，信号的流向、布局等心里有一个完整而且正确的规划的话，说实话到达这个层面后使用哪个软件其实主要是看个人的爱好了。&br&以上是泛泛而谈的东西。自己实践中的感觉是：&br&
1.AD貌似更加的灵活一些，但是有哲人说过灵活也就意味着不严谨，所以有时候可能出错了你也没有发觉，Cadence则是每一个操作都有一个相应的步骤，这样严谨的难以出错。举个例子，在AD中是貌似是不区分编辑模式和布线模式的，这样的一个好处就是不用在模式之间切换来切换去的，坏处是经常会有错误操作，比如有时候你想删除过孔处的一个不用的小线头，点击过去的时候你得特别的小心不要选择错了，实际操作的时候还是经常点错了……但是Cadence里面是区分这些的，并且它贴心的在各种模式之间预先设置了可以选择的元素，并且各种模式的首选元素也是不一样的。在编辑模式下你才可以随心所欲的移动元件，编辑元件的布局等，你绝对是动不了你的布线的，在布线模式下就是专门的各种布线操作，可对元件稍微做调整。&br&
2.差分线对，等长布线，线长控制等，Cadence都有一个很直观的提示器给你，你可以清楚的看到每根线之间长度的差异，是不是满足你的约束要求，这个对高速板很有用。AD的话，我没有用过这些功能，也没有看到其他人用，所以不是很了解。&br&
3.资源占用的情况。以前做过一个6层的小板，在Cadence和AD10下都还好，但是AD好像是占用的资源还是多点。不知道是心理作用还是……总感觉AD操作的时候没有那么的流畅。我们老大做的一个10几层的大板在我的电脑上就跑的有点明显的卡顿了……哦，那个时候我是用的2G的内存。理论上一般的高速板层数都还是较为复杂的，所以这个层面上来讲Cadence确实比AD有优势一些。&br&
4.Cadence的原理图和PCB的交互相比AD要更加的方便一些，AD的probe交互过去的感觉变化太大，特别是你自己在布线布的自己发晕的时候，再这样交互的界面切换几下，你就gameover了……&br&
5.当然AD比Cadence做的好的地方也是有的。&br&
比如AD的层叠的切换就比Cadence人性化，就在状态栏点击就行了，切换是在是方便极了，而且视觉效果也更加符合人的感官感受（原谅我的表达）比Cadence人性化。还有就是AD的网络着色特别的优秀，它还可以使用mask level对亮度进行调节，对比度可以调到很高，很清晰。不知道Cadence是不是能够调节，我是没有找到调节的方法——写完这个百度了一下，找到了，Display-&Color/Visibility-&Display-&Shadow Mode打开该模式，并且选中Dim active layer即可。但是视觉上还是没有AD的爽，AD是不高亮的时候和平时没有区别，高亮的时候就高亮部分显示，其他的都变暗，但是Cadence按上述方式调节以后，不高亮的时候其他层也变暗了，所以还是AD的高亮爽一些。所以我觉得使用AD查看PCB是很爽的。&br&&br&
好吧，先说到这儿吧，以后要是有更多的感悟再来补充吧。&br&哦，以上大多说的是allegro的PCB方面的东西，OrCAD的SCH方面的东西，感觉还好吧，可能是原理图需要的操作没有那么的多，所以感觉二者差不多。
电路板的基本设计思路和需要注意的事项肯定都是大致一样的，所以你看到的基本流程和规则都差不多，但对于高速板，在做之前可能需要信号的仿真，对于延时的控制等。AD不是不能做，相比较Cadence来说你可能需要做的更加复杂，当然其实如果你经验丰富的话，有…
流水线是在组合逻辑上插入寄存器进行分割，所以插入流水线步骤如下：&br&&ol&&li&画出所要实现的逻辑的组合逻辑电路图；&/li&&li&找出所要实现电路的关键路径(延时最长的路径);&/li&&li&对关键路径进行分割，即画框将对应的电路图进行分割，注意要将所有的输入或输出包在框中；&/li&&li&框图与电路图相交的地方做出标记，相交的地方需要插入寄存器；&/li&&li&写代码进行硬件实现；&/li&&li&结束，插入流水线完成。&/li&&/ol&插入流水线操作如下图：&br&&img src=&/921d29dbae7f_b.png& data-rawwidth=&602& data-rawheight=&471& class=&origin_image zh-lightbox-thumb& width=&602& data-original=&/921d29dbae7f_r.png&&&br&&br&对乘法器插入流水线如下图所示：&br&插入流水线前的纯组合逻辑乘法器电路：&br&&img src=&/41f6b780baae7bfbf2b91eb9_b.png& data-rawwidth=&512& data-rawheight=&386& class=&origin_image zh-lightbox-thumb& width=&512& data-original=&/41f6b780baae7bfbf2b91eb9_r.png&&&br&在组合逻辑中插入流水线，其中红线就是流水线分割的框图&br&&img src=&/d01dcaac574f_b.png& data-rawwidth=&475& data-rawheight=&351& class=&origin_image zh-lightbox-thumb& width=&475& data-original=&/d01dcaac574f_r.png&&&br&流水线就是这么插入，如果有人需要等有空可以再更新。&br&&br&-----------------------------------------------------------------------------&br&&a href=&///?target=https%3A//6004.mit.edu/currentsemester/handouts/L07-6up.pdf& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&https://&/span&&span class=&visible&&6004.mit.edu/currentsem&/span&&span class=&invisible&&ester/handouts/L07-6up.pdf&/span&&span class=&ellipsis&&&/span&&i class=&icon-external&&&/i&&/a&
流水线是在组合逻辑上插入寄存器进行分割，所以插入流水线步骤如下：画出所要实现的逻辑的组合逻辑电路图；找出所要实现电路的关键路径(延时最长的路径);对关键路径进行分割，即画框将对应的电路图进行分割，注意要将所有的输入或输出包在框中；框图与电路…
VLSI CAD: Logic to Layout &a href=&///?target=https%3A//www.coursera.org/course/vlsicad& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&https://www.&/span&&span class=&visible&&coursera.org/course/vls&/span&&span class=&invisible&&icad&/span&&span class=&ellipsis&&&/span&&i class=&icon-external&&&/i&&/a&&br&主要介绍EDA工具在做technology independent logic synthesis, technology mapping, place and routing, timing analysis时涉及到的数据结构和算法，对EDA有兴趣可以关注。&br&&br&Computer Architecture &a href=&///?target=https%3A//www.coursera.org/course/comparch& class=& external& target=&_blank& rel=&nofollow noreferrer&&&span class=&invisible&&https://www.&/span&&span class=&visible&&coursera.org/course/com&/span&&span class=&invisible&&parch&/span&&span class=&ellipsis&&&/span&&i class=&icon-external&&&/i&&/a&&br&内容包括superscalar, VLIW, cache, parallel programming, multiprocessor等。&br&用到的教材是Computer Architecture领域的经典教材 &a href=&///?target=http%3A///click.track%3FCID%3DAFID%3DADID%3DSID%3Dcomparch%26isbn_ean%3D8& class=& wrap external& target=&_blank& rel=&nofollow noreferrer&&Computer Architecture, Fifth Edition: A Quantitative Approach (The Morgan Kaufmann Series in Computer Architecture and Design)&i class=&icon-external&&&/i&&/a& (5th Edition), 2011. John L. Hennessy and David A. Patterson. &br&&br&这两门课都是研究生水平的课。
VLSI CAD: Logic to Layout 主要介绍EDA工具在做technology independent logic synthesis, technology mapping, place and routing, timing analysis时涉及到的数据结构和算法，对EDA有兴趣可以关注。Computer Architecture …
虽然我也不怎么喜欢老妖，但是看了其文章，这个事儿真得支持。不因人废文。&br&在我看来，一家公司以欠薪来支撑，不如倒闭算了，那种拖着等国家救援或者员工自己离职的，&br&CEO不合格，公司也不合格。应该发明一个比倒闭更严重的词：？？来形容这种无耻。&br&&br&ps：对于欠薪这么敏感的问题，回答是：京微雅格公司在新一轮融资和资产重组完成前，出现了一定程度的资金紧张，这是客观事实。我觉得这基本是承认了。&br&&br&另外，这个行业没有必须国家支持的说法，大家志气点，学习下游的硬件商。自力更生，有多大能力吃多少饭，拿别人钱吃饭别还骂出钱人的，不是好人。（这个钱包括VC的钱，国家的钱。）&br&&br&转发个老妖的：&br&从京微雅格“倒闭”看国家经费的走向&br&&br&　昨天老杳在微博上发布消息： &br&&p&　　FPGA芯片提供商北京京微雅格关门倒闭，公司欠薪俩个月，已人去楼空，员工纷纷找工作中.老板刘明也够倒霉，之前的晶宝利倒了，现在的公司也倒了。做IC不容易，哎！ &/p&&p&　　微博发布不久就有京微雅格公司的员工给老杳打电话，质问老杳发布这篇微博目的是什么？并说随后律师会与老杳联系，老杳当时的回复是：如果认为发的有问题，可以到法院去告我，随后老杳挂了电话。 &/p&&p&　　老杳没什么目的，只是知道这个消息并确认后想发，而且也应该发。 &/p&&p&　　之后尾号7360的上述人士还给老杳发来了短信，是这样写的：“你就等律师函吧！超级鄙视你这种利益熏心的诽谤言论！” &/p&&p&　　OK，老杳等着，微博说京微雅格倒闭可能有点过，对于一家已经负债三千万的公司，说已经破产可能更合适，如果京微雅格坚决认为老杳用错了字眼，可以到法院起诉，老杳对自己言行负责！ &/p&&p&　　对于那些靠政府资金生存的公司，老杳一般不愿意涉猎，也很少联系，这并不说明老杳对这类公司不关注。 &/p&&p&　　就在昨天，五月六号，北京亦庄国际投资发展有限公司在北京产权交易所以超过一亿元转让41.75%股份的公示刚刚到期。 &/p&&p&　　从公开的财务数据来看，2014年京微雅格营收708.32万元。营业利润-5659.73万元，2015年前十个月营收692.46万元，营业利润-7092.76万元，截至去年十月总资产1.1亿元，所有者权益3386.97万元，不过现在已经是负债3000万元。 &/p&&p&　　根据新闻报道，2013年京微雅格宣布获准承担2014年国家科技重大专项FPGA研发与产业化应用课题，总预算约4.5亿元人民币，其中国家拨款、地方资金和企业自筹经费将按1:1:1配套。也就是说包括国家及地方的经费支持，京微雅格三亿人民币的经费已经打了水漂，而且这肯定不是这些年京微雅格唯一获得的国家及地方经费支持。 &/p&&p&　　2013年京微雅格发布这一“重大消息”时，就有网友评论： &/p&&p&　　“FPGA并不是利润不高，相对其它行业来说也不算是有不可逾越的技术障碍。之所以玩家少，主要就是投资周期长。 &/p&&p&　　FPGA一代产品，从投入研发到产品真正上量差不多要七年。一般来说跨入新行业总要做到第三代以后才能赶上行业正常水准。按照两年一代算，总的投资周期超过10年，之前几乎没有任何回报。正常的风投是等不了这么长时间的。就算国家投资，如果没这个长远的眼光预算估计不足，那只能是把钱打水漂。” &/p&&p&　　老杳不反对国家支持集成电路产业，不过坚决反对打着民族产业、自主知识产权的旗帜胡乱支持。 &/p&&p&　　总有人认为只有有点技术功底就可以创业，其实即使创业也无可厚非，如果有一定希望，在资本过剩的年代，总能从民间资本市场找到投资，相比国家经费，民间VC有更科学的手段对项目进行评估，如果国家认为民间VC认为风险太大而以国家需要为名进行支持，结果肯定以失败收场，因为除了剽窃，没有现成的技术可以轻易到手，即使有了成熟的技术，不经过市场的历练，成功的概率也不大。 &/p&&p&　　与前些年相比，大陆集成电路产业已今非昔比，包括海思、紫光等都已经取得了不小的进步，下周全球半导体协会将宣布展讯CEO李力游将出任GSA轮值主席，GSA上一任轮值主席为高通CEO，这也证明了大陆集成电路已经成为全球产业的重要组成部分，说明了国际主流社会对大陆集成电路产业的认可，而海思对华为业务的支持效果也越来越明显，这一点从华为手机的崛起可以明显看到。 &/p&&p&　　说回京微雅格的FPGA业务，国家当然可以支持，问题是国家应该支持谁，作为FPGA使用大户，华为肯定对FPGA情有独钟，猜得不错，海思应当早就开始了预研或开发，按照任正非的思路，只有华为使用的芯片种类都会投入资源开发，华为连简单的替代产品手机PA都在开发，对FPGA怎么会视而不见，国家真要支持FPGA产业，支持华为远比支持京微雅格这种找不到VC仅仅依靠政府经费的公司要靠谱的多，其实即使没有政府支持，老杳可以肯定华为早晚也会投入FPGA项目，国家又何必多此一举？ &/p&&p&　　拿到国家经费支持，就大肆宣传“打破高端通用芯片“硅谷神话””、开发个样品，就大讲特讲“有些技术可以没有，但这个技术中国必须拥有！”，你要对这样的企业有多看好，要么太天真，要么有利益关联。 &/p&&p&　　好在这一次国家没有再上当，这次京微雅格之所以陷入破产危机，就是因为从政府申请的经费没批下来，国家有关部门能够知错就改，也是善莫大焉，已经浪费的纳税人的钱就算学费，别再浪费就行。 &/p&&p&　　支持大企业做强，支持已经盈利的企业做大，政府基金经费锦上添花可以，千万不要做雪中送炭的事，否则就是打着自主知识产权的旗帜浪费纳税人的钱，甚至被某些人中饱私囊。 &/p&&p&　　公司就是公司，少拿自主创新说事，更不要打着民族的名义！（老杳，微信公共号：laoyaoshow ） &/p&
虽然我也不怎么喜欢老妖，但是看了其文章，这个事儿真得支持。不因人废文。在我看来，一家公司以欠薪来支撑，不如倒闭算了，那种拖着等国家救援或者员工自己离职的，CEO不合格，公司也不合格。应该发明一个比倒闭更严重的词：？？来形容这种无耻。ps：对于…
FSM在RTL中是最常用经典控制逻辑，具有步进迭代的特性，根据现态得到次态，但是在tb中基本上没有人用，除非非常复杂的控制。因为FSM都需要综合成寄存器的，它是典型的RTL级，但是tb最适合的是写行为级的模型，写RTL乃是费力不讨好的事情。&br&行为级tb的好处在于，反正不需要综合，把触发条件直接罗列出来，用最直接粗暴的方式实现目的就行，根本不需要状态机那般精细操作。&br&tb不需综合的先天优势，相比于RTL有很多好处：&br&RTL综合后的硬件是无法停止的，有clk就干活。tb的task想啥时候开始就啥时候开始，想啥时候结束就啥时候结束；生命周期好控制，在非正常计算期间可以直接disable掉，不会有异常发生。RTL中无数bug，就是因为某些硬件一直在你不希望它运算的时候做了运算，得到了错误的结果。&br&RTL的顺序需要designer显式操纵，比如状态机，比如严格的触发条件，tb中除了fork-join，一个语句块内，写在前面就先执行，写在后面就后执行，多个语句快之间也可以触发执行，不需要什么太多sync。这也是RTL没法比的。
FSM在RTL中是最常用经典控制逻辑，具有步进迭代的特性，根据现态得到次态，但是在tb中基本上没有人用，除非非常复杂的控制。因为FSM都需要综合成寄存器的，它是典型的RTL级，但是tb最适合的是写行为级的模型，写RTL乃是费力不讨好的事情。行为级tb的好处在…
当然不是。还是面向过程的语言（严格来讲是面向硬件）。&br&你说的这些，verilog也有，但是verilog不是面向对象的语言，systemverilog才是。&br&顺序执行和并行执行，都是硬件设计的基本语法特点，与面向对象无关。&br&例化也是，C语言也有函数可以例化，也有接口的概念。&br&区别面向对象与面向过程的本质在于：继承与多态。这是我读研的时候，老师反复强调的。&br&没有继承和多态，就算封装做的再好再高级，也不是真正的面向对象。&br&systemverilog就有继承和多态，所以它是真正的面向对象的语言。
当然不是。还是面向过程的语言（严格来讲是面向硬件）。你说的这些，verilog也有，但是verilog不是面向对象的语言，systemverilog才是。顺序执行和并行执行，都是硬件设计的基本语法特点，与面向对象无关。例化也是，C语言也有函数可以例化，也有接口的概念…
EDA公司和Design house之间是产业链上下游的关系，而不是凌驾与被凌驾的关系。Design house使用EDA公司提供的工具，设计出特定功能的芯片；EDA公司则为所有设计公司提供工具的服务与支持。这关系就像Google开发互联网应用，需要使用Intel的编译器来编译自己的代码，google和Intel只是产业链上分工不同罢了，没有高下之分。&br&一个成熟的产业，一定是有明确的分工的，呈现金字塔形的结构，每个层级的参与者才能专注自己的工作而不必重新造轮子，你只需要搞清楚自己服务于谁和被谁服务就好，要了解上层需要什么和下层能够提供什么，充分相信他们并能有效地和他们沟通就好，而不要去试图成为上层和下层的专家。&br&在产业的金字塔的同一层级，大家是按照领域来划分的，比如搞设计的可以分为做处理器的，做高速接口的，做通信的，做视频编解码的等等，搞EDA的可以分为搞数字设计EDA，模拟设计EDA，射频设计EDA等等。你的竞争力在于domain knowledge，在于你对于该领域的算法、协议的理解和实现的能力，而不是你使用工具的熟练程度。就像程序员一般分成搞计算机视觉的、搞UI的，搞网络开发的等等，而不是按照编程语言分成c程序员，java程序员。
EDA公司和Design house之间是产业链上下游的关系，而不是凌驾与被凌驾的关系。Design house使用EDA公司提供的工具，设计出特定功能的芯片；EDA公司则为所有设计公司提供工具的服务与支持。这关系就像Google开发互联网应用，需要使用Intel的编译器来编译自己…
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