【原创】Vivado设计实战 ——等精度频率计(原理篇)
Vivado设计实战 ——等精度频率计(原理篇) 本篇主要是理论分析，以数字电路的知识为主，涉及一点简单的数学，小白文，大神们请×掉本网页，一笑而过。 1& 引& 言 传统的数字频率测量方法有脉冲计数法和周期测频法，但这两种方法分别适合测量高频和低频信号，具有较大的局限性。多周期同步测频法以脉冲计数法为基础，并对之进行改进，实现了全频段的等精度测量，且测量精度大大提高，因此多周期同步测频法在目前测频系统中得到越来越广泛的应用。很多文献对多周期同步测频法的等精度测量原理有所介绍，但多数文献都是从测频控制模块的结构和测频波形出发，对测频原理进行论述。就我的亲身感触而言，这种阐述方式并不能帮助读者很快很好地理解频率计的原理（也有可能是本人比较笨&_&），因此，本文以脉冲计数法为基础，对之进行逐步改进得到多周期同步测频法，即等精度测频法，个人觉得这种逐步深入的方法可以更好地理解等精度频率计的原理。 2& 频率测量原理 所谓频率，就是周期性信号在单位时间内变化的次数。频率测量的方法有很多种，在模拟电路中有比较测频法，响应测频法，游标法等；在数字电路中，有基于脉冲计数测频原理的直接测频法、周期测频法、在直接测频法的基础上发展起来的多周期同步测频法和全同步数字测频法。本小节简单介绍计数测频法和周期测频法，重点分析多周期同步测频法的工作原理。 2.1 脉冲计数法 脉冲计数法原理：在预置的闸门时间Tpr内对被测脉冲信号进行计数，得到脉冲数Nx，通过公式Fx=Nx/Tpr可计算出单位时间内脉冲个数，即被测信号的频率。 该方法测量误差来源于闸门时间Tpr和计数值Nx，且被测信号频率Fx与闸门开启时间Tpr越大，测频精度越高。因此，该方法适合于高频率信号的测量。 2.2 周期测频法 预置测频闸门开启时间Tpr等于被测信号的周期Tx，通过计数器在闸门时间Tpr内基准时钟信号进行计数，若得到的基准时钟信号脉冲个数为Nx，且基准时钟周期为T，则可按公式Tx=T*Nx计算出待测信号的周期Tx，然后换算得到被测信号频率。 该方法的测量误差来源于基准时钟信号和计数误差，且测量相对误差与被测频率Fx成正比，与基准时钟频率F成反比。所以，当被测信号频率越低，基准时钟频率越高时，周期测频法的测量精度越高。 3 &多周期同步测频原理及误差分析 上文所述的计数法和周期法都会产生1个被测脉冲误差，且根据测量原理，二者有不同的适用范围，但不能兼顾高低频等精度的测量要求。多周期同步频率测量法以脉冲计数测频法为基础，实现了闸门信号与被测信号的同步，从而解决了上述问题，实现了测量全频段的等精度测量。 从脉冲计数测频法原理可以看出，该方法闸门信号与被测信号不同步，也就是说在时间轴上两路信号随机出现，相对位置具有随机性。因此即使在相同的闸门时间内，被测脉冲计数结果也不一定相同，闸门时间大于N*Ttestclk时，越接近(N+1)*Ttestclk，误差越大。为了解决这个问题，利用D触发器使闸门信号在被测信号的上升沿产生动作，这样以来测量的实际门控时间刚好是被测信号周期的整数倍，这样就消除了被测信号引起的1个周期的误差。 -----------------------------------分割线----------------------------------- 以上叙述如果看不懂，数电老师要哭了，不过这里还是给个时序图，解释一下引入D触发器为何能消除被测信号引起的1个周期的误差。
图1 Tpr处理后成为CNT_EN 由于引入了D触发器，CNT_EN不会在Tpr发生变化时立即变化，而是在TestClk上升沿到来时才发生变化，从而保证CNT_EN刚好是TEST_Clk的整数倍。测频法和测周法的原理和误差分析如果不明白，自己画个图试试，可以很好地帮助理解。 -----------------------------------分割线----------------------------------- 解决问题的同时，产生了新的问题：实际闸门时间与预置闸门时间不相等，因此需要获取实际闸门时间。为解决这一问题，引入另一计数器和标准时钟信号。在测量被测信号频率的同时，对标准时钟脉冲进行计数，通过计算即可得到实际闸门时间。这样就得到多周期同步频率计的主要结构，如图2所示。
图2 测频主控模块结构图 其中，STD_CLK为标准时钟；Tpr为预置门控信号；TEST_CLK为待测信号；CLR为计数清零信号。 在计数允许时间内，同时对标准信号和被测信号进行计数，由于两个计数器计数时间相等，从而得到公式（1）。 Nstd/Fstd=Ntest/Ftest&&&&&&&&&&&&&&&&&&&&&&&&&&&&&& 公式(1) 其中Nstd为标准时钟计数值；Fstd为标准时钟频率；Ntest为待测信号计数值；Ftest为待测信号频率，由公式（1）可知待测频率为Ftest=Fstd*Ntest/Nstd。 由于未对标准时钟进行同步计数，所以测量结果会产生 从以上论述可以得出如下结论： 待测信号频率Ftest的相对测量误差与待测信号频率无关。 增大Tpr或提高Fstd，可以增大Nstd，减少测量误差，提高测量精度。 标准频率误差为△Fstd/Fstd。测试电路可采用高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生电路从而进一步降低测频误差。
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【原创】在Vivado HLS中如何优化程序的执行速度
17:24 发表&&
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在前面的博文里，我们已经介绍了如何用Vivado
HLS把一个C程序快速转换为RTL并导出（请参考），但是当时，我们并没有太关心转换之后代码的效率和执行速度问题。今天我们以含有for循环的程序来说明，代码的执行速度是如何优化的。
首先新建一个Vivado工程，并输入C代码，然后进行对C代码的高层次综合，综合结果如图1所示。
图1 综合后的资源利用率
从图1中可以看出：
1.&&&&&&&& 目前我们的设计的延时是89个（latency）时钟周期，也就是说需要89个时钟周期后结果才能刷新输出结果。
2.&&&&&&&& 两次读取输入信号运行之间的间隔是90个（Interval）时钟周期，说明在上一次运算输出写操作完成之后，需要等待一个时钟周期，表明目前我们的设计没有进行流水线优化。
3.&&&&&&&& 在C程序中，我们使用了循环，这段逻辑被执行了11次（Trip Count），每次需要8个时钟周期（Iteration Latency）。
显然89个时钟周期对一个FIR滤波器来说不算快，所以我们要分析一下程序中的性能瓶颈，然后才好对症下药。点击Vivado HLS菜单栏上的Analysis视图（或者点击Window---Analysis Perspective），打开详细的性能分析和资源利用率报告，分别如图2、图3所示。
图2 详细的性能分析视图
图3 资源利用率的详细视图
&&&&&&&& 从图2中可以看出，源程序中for循环需要多个时钟周期才能完成，造成了我们的设计存在较大的延时，这是因为目前的综合结果是把for循环编译为一个对象，然后多次调用，这样虽然节省了硬件资源，但是因为串行执行，减小了执行速度；如果我们以设计的运行速度为指标，则可以把for循环改为并行执行的。从图3中可以看出，源程序中的数组被综合为移位然后寄存的逻辑，并且用BRAM实现的，如果把它改为用移位寄存器SRL来实现，则效率会更高。因此，我们对程序性能的优化就从这两个方面考虑。
&&&&&&&& 在Vivado HLS中再新建一个solution，并点击菜单栏的Project---Close
Inactive Solution Tabs，关闭其它已打开的解决方案。然后双击打开源程序，并在Directive视图中for循环上点右键，插入新的设计规则，如图4所示。
图4 为代码制定设计规则
&&&&&&&& 然后为for循环指定Unroll的规则，为shift_reg指定Array_Partition的规则，如图5所示。
图5 程序优化使用的规则
&&&&&&&& 然后再运行C代码的综合。接下来就要比较几个solution下的结果了。点击Vivado HLS工具栏Project下面的compare results，选择要对比的几个solution的报告，然后对比结果就生成了，如图6所示。
图6 优化之后的结果
&&&&&&&& 由图6可见，把for循环从串行改为并行，并且把移位逻辑用SRL实现之后，程序的延迟减小到原来的1/5，而资源利用率有上升，这也是FPGA设计中“空间换时间”的典型体现。
更多的优化规则请参考ug902 HLS的用户指南，谢谢支持。
发表于 22:19
很好的方法，是一个不错的学习教程，正在苦于不知道怎么学习呢
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点击图10中的tmp.xpr，Vivado启动了。但是目前没有电路板，怎么能测试下呢
这个软件，像个小厂出的，山寨厂那种。
典型延时时间配置，SYSCLKOUT=150MHz。 应该是100MHz才对吧。？！
国内Vivado用得少，难得的资料
把gateway模块的输出和x_V配置成一样的类型
棒棒哒，谢谢分享！
第一次摸索花点时间，很快就熟悉了
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VIVADO中debug用法
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【Vivado使用误区与进阶】XDC约束技巧—— I/O篇（下）
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时间：日 21:29
XDC约束技巧之I/O篇 (下)
作者：Ally Zhou，上海Office
《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之的应用特性决定了其在接口上有多种构建和实现方式，所以从UCF到XDC的转换过程中，最具挑战的可以说便是本文将要讨论的I/O约束了。
继《XDC约束技巧之I/O篇（上）》 详细描述了如何设置Input接口约束后，我们接着来聊聊怎样设置Output接口约束，并分析UCF与XDC在接口约束上的区别。
Input接口类型和约束
FPGA做Output的接口时序同样也可以分为系统同步与源同步。在设置XDC约束时，总体思路与Input类似，只是换成要考虑下游器件的时序模型。另外，在源同步接口中，定义接口约束之前，需要用create_generated_clock先定义送出的随路时钟。
系统同步接口
与Input的系统同步接口一样，FPGA做Output接口的系统同步设计，芯片间只传递数据信号，时钟信号的同步完全依靠板级设计来对齐。所以设置约束时候要考虑的仅仅是下游器件的Tsu/Th和数据在板级的延时。
上图是一个SDR上升沿采样系统同步接口的Output约束示例。其中，-max后的数值是板级延时的最大值与下游器件的Tsu相加而得出，-min后的数值则是板级延时的最小值减去下游器件的Th而来。
源同步接口
与源同步接口的Input约束设置类似，FPGA做源同步接口的Output也有两种方法可以设置约束。
方法一我们称作Setup/Hold Based
Method，与上述系统同步接口的设置思路基本一致，仅需要了解下游器件用来锁存数据的触发器的Tsu与Th值与系统板级的延时便可以设置。方法二称作
Skew Based Method，此时需要了解FPGA送出的数据相对于时钟沿的关系，根据Skew的大小和时钟频率来计算如何设置
Output约束。
具体约束时可以根据不同的已知条件，选用不同的约束方式。一般而言，FPGA作为输出接口时，数据相对时钟的Skew关系是已知条件（或者说，把同步数据相对于时钟沿的Skew限定在一定范围内是设计源同步接口的目标），所以方法二更常见。
Vivado IDE的Language Templates中关于源同步输出接口的XDC约束模板包含了以上两种方式的设置方法。
方法一Setup/Hold Based Method
Setup/Hold
Method的计算公式如下，可以看出其跟系统同步输出接口的设置方法完全一样。如果换成DDR方式，则可参考上一篇I/O约束方法中关于Input源同
步DDR接口的约束，用 两个可选项-clock_fall与 -add_delay来添加针对时钟下降沿的约束值。
如果板级延时的最小值（在源同步接口中，因为时钟与信号同步传递，所以板级延时常常可以视作为0）小于接收端寄存器的Th，这样计算出的结果就会在
后出现负数值，很多时候会让人误以为设置错误。其实这里的负数并不表示负的延迟，而代表最小的延迟情况下，数据是在时钟采样沿之后才有效。同样的，-
max后的正数，表示最大的延迟情况下，数据是在时钟采样沿之前就有效了。
这便是接口约束中最容易混淆的地方，请一定牢记set_output_delay中 -max/-min的定义，即时钟采样沿到达之前最大与最小的数据有效窗口。
如果我们在纸上画一下接收端的波形图，就会很容易理解：用于setup分析的
-max之后跟着正数，表示数据在时钟采样沿之前就到达，而用于hold分析的
-min之后跟着负数，表示数据在时钟采样沿之后还保持了一段时间。只有这样才能满足接收端用于锁存接口数据的触发器的Tsu和Th要求。
方法二 Skew Based Method
为了把同步数据相对于时钟沿的Skew限定在一定范围内，我们可以基于Skew的大小来设置源同步输出接口的约束。此时可以不考虑下游采样器件的Tsu与Th值。
我们可以通过波形图来再次验证 set_output_delay中 -max/-min的定义，即时钟采样沿到达之前最大与最小的数据有效窗口。
DDR接口的约束设置
DDR接口的约束稍许复杂，需要将上升沿和下降沿分别考虑和约束，以下以源同步接口为例，分别就Setup/Hold Based 方法和Skew Based方法举例。
方法一Setup/Hold Based Method
已知条件如下：
& & 时钟信号 src_sync_ddr_clk的频率： 100 MHz
& & 随路送出的时钟src_sync_ddr_clk_out的频率： 100 MHz
& & 数据： src_sync_ddr_dout[3:0]
& & 接收端的上升沿建立时间要求 ( tsu_r ) ：7 ns
& & 接收端的上升沿保持时间要求 (thd_r ) ：3 ns
& & 接收端的下降沿建立时间要求 (tsu_f) ：6 ns
& & 接收端的下降沿保持时间要求 (thd_f ) ：4 ns
& & 板级走线延时：0 ns
可以这样计算输出接口约束：已知条件包含接收端上升沿和下降沿的建立与保持时间要求，所以可以分别独立计算。上升沿采样数据的 -max
是板级延时的最大值加上接收端的上升沿建立时间要求（tsu_r），对应的-min
就应该是板级延时的最小值减去接收端的上升沿保持时间要求（thd_r）；下降沿采样数据的 -max
是板级延时的最大值加上接收端的下降沿建立时间要求（tsu_f），对应的-min
就应该是板级延时的最小值减去接收端的下降沿保持时间要求（thd_f）。
所以最终写入XDC的Output约束应该如下所示：
方法二 Skew Based Method
已知条件如下：
& & 时钟信号 src_sync_ddr_clk的频率： 100 MHz
& & 随路送出的时钟src_sync_ddr_clk_out的频率： 100 MHz
& & 数据总线： src_sync_ddr_dout[3:0]
& & 上升沿之前的数据skew ( bre_skew ) ：4 ns
& & 上升沿之后的数据skew ( are_skew ) ：6 ns
& & 下降沿之前的数据skew ( bfe_skew ) ：7 ns
& & 下降沿之后的数据skew ( afe_skew ) ：2 ns
可以这样计算输出接口约束：时钟的周期是10ns，因为是DDR方式，所以数据实际的采样周期是时钟周期的一半；上升沿采样的数据的 -max
应该是采样周期减去这个数据的发送沿（下降沿）之后的数据skew即afe_skew，而对应的-min
就应该是上升沿之前的数据skew值bre_skew ；同理，下降沿采样数据的 -max
应该是采样周期减去这个数据的发送沿（上升沿）之后的数据skew值are_skew，而对应的-min
就应该是下降沿之前的数据skew值bfe_skew 。
所以最终写入XDC的Output约束应该如下所示：
对以上两种方法稍作总结，就会发现在设置DDR源同步输出接口时，送出的数据是中心对齐的情况下，用Setup/Hold Based 方法来写约束比较容易，而如果是边沿对齐的情况，则推荐使用Skew Based方法来写约束。
在Vivado中设置接口约束
FPGA的接口约束种类多变，远非一篇短文可以完全覆盖。在具体设计中，建议用户参照Vivado IDE的Language Templates&&。其中关于接口约束的例子有很多，而且也是按照本文所述的各种分类方法分别列出。
具体使用时，可以在列表中找到对应的接口类型，按照模板所示调整成自己设计中的数据，然后可以方便地计算出实际的约束值，并应用到FPGA工程中去。
自2014.1版开始，Vivado还提供一个Constraints
Wizard可供用户使用。只需打开综合后的设计，然后启动Wizard，工具便可以根据读到的网表和设计中已有的XDC时序约束（也可以任何约束都不加
而开始用Wizard）一步步指引用户如何添加Timing约束，包括时钟、I/O 以及时序例外约束等等。
Constraints Wizard的调出方法和界面如下图所示。
UCF与XDC的区别
《XDC约束技巧》开篇描述XDC基础语法时候曾经提到过设置接口约束时UCF与XDC的区别，简单来讲，UCF是原生的FPGA约束，所以分析问题的视角是FPGA本身，而XDC则是从系统设计的全局角度来分析和设置接口约束。
以最基础的SDR系统同步接口来举例。输入侧的设置，UCF用的是OFFSET = IN，而XDC则是set_input_delay 。
输出侧的设置，UCF用的是OFFSET =OUT，而XDC则是set_output_delay 。
如果需要从旧设计的UCF约束转到XDC约束，可以参考上述例子。以一个采样周期来看，UCF中与XDC中设置的接口约束值加起来正好等于一个周期的值。
这一系列《XDC约束技巧》的文章至此暂时告一段落。其实读懂这几篇涵盖了时钟、CDC以及接口约束的短文，基本上已经足够应对绝大多数的FPGA设计约
束问题。当然在这么短的篇幅内，很多问题都无法更加深入地展开，所以也提醒读者，需要关注文中推荐的各类Xilinx
官方文档，以及Vivado本身自带的帮助功能与模板。
希望各位能从本文中吸取经验，少走弯路，尽快地成为Vivado和XDC的资深用户，也希望本文能真正为您的设计添砖加瓦，达到事半功倍的效果。
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[同情最多的]Vivado设计实战——等精度频率计(原理篇)本篇主要是理论分析，以的知识为主，涉及一点简单的数学，小白文，大神们请&掉本网页，一笑而过。1 引言传统的数字频率测量方法有脉冲计数法和周期测频法，但这两种方法分别适合测量高频和低频信号，具有较大的局限性。多周期同步测频法以脉冲计数法为基础，并对之进行改进，实现了全频段的等精度测量，且测量精度大大提高，因此多周期同步测频法在目前测频系统中得到越来越广泛的应用。很多文献对多周期同步测频法的等精度测量原理有所介绍，但多数文献都是从测频控制模块的结构和测频波形出发，对测频原理进行论述。就我的亲身感触而言，这种阐述方式并不能帮助读者很快很好地理解频率计的原理（也有可能是本人比较笨&_&），因此，本文以脉冲计数法为基础，对之进行逐步改进得到多周期同步测频法，即等精度测频法，个人觉得这种逐步深入的方法可以更好地理解等精度频率计的原理。2 频率测量原理所谓频率，就是周期性信号在单位时间内变化的次数。频率测量的方法有很多种，在中有比较测频法，响应测频法，游标法等；在中，有基于脉冲计数测频原理的直接测频法、周期测频法、在直接测频法的基础上发展起来的多周期同步测频法和全同步数字测频法。本小节简单介绍计数测频法和周期测频法，重点分析多周期同步测频法的工作原理。2.1脉冲计数法脉冲计数法原理：在预置的闸门时间Tpr内对被测脉冲信号进行计数，得到脉冲数Nx，通过公式Fx=Nx/Tpr可计算出单位时间内脉冲个数，即被测信号的频率。该方法测量误差来源于闸门时间Tpr和计数值Nx，且被测信号频率Fx与闸门开启时间Tpr越大，测频精度越高。因此，该方法适合于高频率信号的测量。2.2周期测频法预置测频闸门开启时间Tpr等于被测信号的周期Tx，通过在闸门时间Tpr内基准时钟信号进行计数，若得到的基准时钟信号脉冲个数为Nx，且基准时钟周期为T，则可按公式Tx=T*Nx计算出待测信号的周期Tx，然后换算得到被测信号频率。该方法的测量误差来源于基准时钟信号和计数误差，且测量相对误差与被测频率Fx成正比，与基准时钟频率F成反比。所以，当被测信号频率越低，基准时钟频率越高时，周期测频法的测量精度越高。3 多周期同步测频原理及误差分析上文所述的计数法和周期法都会产生1个被测脉冲误差，且根据测量原理，二者有不同的适用范围，但不能兼顾高低频等精度的测量要求。多周期同步频率测量法以脉冲计数测频法为基础，实现了闸门信号与被测信号的同步，从而解决了上述问题，实现了测量全频段的等精度测量。从脉冲计数测频法原理可以看出，该方法闸门信号与被测信号不同步，也就是说在时间轴上两路信号随机出现，相对位置具有随机性。因此即使在相同的闸门时间内，被测脉冲计数结果也不一定相同，闸门时间大于N*Ttestclk时，越接近()*Ttestclk，误差越大。为了解决这个问题，利用D触发器使闸门信号在被测信号的上升沿产生动作，这样以来测量的实际门控时间刚好是被测信号周期的整数倍，这样就消除了被测信号引起的1个周期的误差。以上叙述如果看不懂，数电老师要哭了，不过这里还是给个时序图，解释一下引入D触发器为何能消除被测信号引起的1个周期的误差。图1 Tpr处理后成为CNT_EN由于引入了D触发器，CNT_EN不会在Tpr发生变化时立即变化，而是在TestClk上升沿到来时才发生变化，从而保证CNT_EN刚好是TEST_Clk的整数倍。测频法和测周法的原理和误差分析如果不明白，自己画个图试试，可以很好地帮助理解。分割线解决问题的同时，产生了新的问题：实际闸门时间与预置闸门时间不相等，因此需要获取实际闸门时间。为解决这一问题，引入另一计数器和标准时钟信号。在测量被测信号频率的同时，对标准时钟脉冲进行计数，通过计算即可得到实际闸门时间。这样就得到多周期同步频率计的主要结构，如图2所示。图2测频主控模块结构图其中，STD_CLK为标准时钟；Tpr为预置门控信号；TEST_CLK为待测信号；CLR为计数清零信号。在计数允许时间内，同时对标准信号和被测信号进行计数，由于两个计数时间相等，从而得到公式（1）。Nstd/Fstd=Ntest/Ftest 公式(1)其中Nstd为标准时钟计数值；Fstd为标准时钟频率；Ntest为待测信号计数值；Ftest为待测信号频率，由公式（1）可知待测频率为Ftest=Fstd*Ntest/Nstd。由于未对标准时钟进行同步计数，所以测量结果会产生从以上论述可以得出如下结论：待测信号频率Ftest的相对测量误差与待测信号频率无关。增大Tpr或提高Fstd，可以增大Nstd，减少测量误差，提高测量精度。标准频率误差为△Fstd/Fstd。测试可采用高频率稳定度和高精度的恒温可微调的晶体振荡器作标准频率发生从而进一步降低测频误差。cuter原创^发文不易，转载请注明出处，3Q~将为您减少类似内容我要收藏245个赞不感兴趣分享到分享到：还可以输入140字1052.2万人订阅122.5万人订阅9.6万人订阅1529万人订阅14万人订阅你还可用第三方账号来登录请输入你注册的电子邮件地址绑定密保手机*您可用使用此密保手机找回密码及登录*请勿随意泄露手机号，以防被不法分子利用，骗取帐号信息手机号码发送验证码确定电子邮件请输入您的意见和建议请您输入正确的邮箱地址，以便我们和您联系，帮您解决问题。扫描下载手机客户端热门搜词}